JPS5840278B2 - メモリセル回路 - Google Patents
メモリセル回路Info
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- JPS5840278B2 JPS5840278B2 JP52145303A JP14530377A JPS5840278B2 JP S5840278 B2 JPS5840278 B2 JP S5840278B2 JP 52145303 A JP52145303 A JP 52145303A JP 14530377 A JP14530377 A JP 14530377A JP S5840278 B2 JPS5840278 B2 JP S5840278B2
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- Japan
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- transistor
- inverter
- memory cell
- channel mos
- gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は互に相補的に接続された絶縁ゲート電界効果形
トランジスタ（以下ＣＭＯ８という）によって構成され
たメモリセル、特Ｉ（スタティック形ＣＭＯＳメモリセ
ルに関するものである。
トランジスタ（以下ＣＭＯ８という）によって構成され
たメモリセル、特Ｉ（スタティック形ＣＭＯＳメモリセ
ルに関するものである。
従来のスタティック形ＣＭＯＳメモリセルの回路構成を
第１図を用いて説明する。
第１図を用いて説明する。
同図において、１は電源端子、２は接地端子、３，４は
メモリセルへのデータの書き込みや、メモリセルからの
データの読み出しを行なうためのデータ線であり、それ
らは互に反転された信号を扱うためにＹデータ線３およ
びＹ′データ線４から構成されている。
メモリセルへのデータの書き込みや、メモリセルからの
データの読み出しを行なうためのデータ線であり、それ
らは互に反転された信号を扱うためにＹデータ線３およ
びＹ′データ線４から構成されている。
５はアドレスライン、６ａ、６ｂはＰチャンネルＭＯＳ
トランジスタ、７ａ、７ｂ、７ｃ、７ｄはＮチャンネル
ＭＯＳトランジスタであり、６ａｔ６ｂ、？ａ、７ｂに
よってスタティックな帰還形ＣＭＯＳフリップフロップ
回路を構成し、該部でスタティックにデータを記憶する
。
トランジスタ、７ａ、７ｂ、７ｃ、７ｄはＮチャンネル
ＭＯＳトランジスタであり、６ａｔ６ｂ、？ａ、７ｂに
よってスタティックな帰還形ＣＭＯＳフリップフロップ
回路を構成し、該部でスタティックにデータを記憶する
。
また残りのＮチャンネルＭＯＳトランジスタ７ｃ 、７
ｄはデータ線３，４と上記フリップフロップ回路との間
のデータのやりとりをコントロールするためのアドレス
選択用のトランジスタであり、アドレスライン５からの
信号によってオン・オフ制御され、オン時にデータの書
き込み、読み出しを行ない、オフ時はそのデータを記憶
するように動作する。
ｄはデータ線３，４と上記フリップフロップ回路との間
のデータのやりとりをコントロールするためのアドレス
選択用のトランジスタであり、アドレスライン５からの
信号によってオン・オフ制御され、オン時にデータの書
き込み、読み出しを行ない、オフ時はそのデータを記憶
するように動作する。
またこのようなメモリセルをＩＣ化する場合は、周知の
ようにＮ形半導体内にＰ形半導体アイランドを形成して
かき、Ｎ形半導体部分にＰチャンネルシリコソゲ−１Ｍ
Ｏ８）ランジスタを、またＰ形半導体ウェル中にはＮチ
ャンネルシリコアゲ−１ＭＯ８）ランジスタを形成する
のである。
ようにＮ形半導体内にＰ形半導体アイランドを形成して
かき、Ｎ形半導体部分にＰチャンネルシリコソゲ−１Ｍ
Ｏ８）ランジスタを、またＰ形半導体ウェル中にはＮチ
ャンネルシリコアゲ−１ＭＯ８）ランジスタを形成する
のである。
また、かかるトランジスタの形成はまずゲート卦よびソ
ースドレイン層、半導体配線層となるべき部分には薄い
絶縁膜を、その他の部分には厚い絶縁膜をそれぞれ形成
し、その上に多結晶シリコン層（ゲート電極および配線
層として用いられる）を形成し、つぎに表面に露出して
いる薄い絶縁膜を周知のセルフアライメント技術を用い
てエッチンクスることにより半導体表筒を露出させ、そ
こにソース、ドレイン、半導体配線層を拡散あるいはイ
オン打込み法等により形成する。
ースドレイン層、半導体配線層となるべき部分には薄い
絶縁膜を、その他の部分には厚い絶縁膜をそれぞれ形成
し、その上に多結晶シリコン層（ゲート電極および配線
層として用いられる）を形成し、つぎに表面に露出して
いる薄い絶縁膜を周知のセルフアライメント技術を用い
てエッチンクスることにより半導体表筒を露出させ、そ
こにソース、ドレイン、半導体配線層を拡散あるいはイ
オン打込み法等により形成する。
しかる後、チップ全面に絶縁膜を形成し、つぎに上記半
導体のソース、ドレイン、半導体配線°層等の半導体表
面に達するコンタクト孔や、上記多結晶シリコン層に達
するコンタクト孔を形成し、最後に上記絶縁膜上および
コンタクトホール部においてアルミニウム等の配線を形
成することによって完成される。
導体のソース、ドレイン、半導体配線°層等の半導体表
面に達するコンタクト孔や、上記多結晶シリコン層に達
するコンタクト孔を形成し、最後に上記絶縁膜上および
コンタクトホール部においてアルミニウム等の配線を形
成することによって完成される。
このように形成されたＣＭＯＳメモリセルにおけるソー
ス、ドレイン、半導体配線層等の半導体領域、多結晶シ
リコン層、アルミニウム配線層等の配線図を第２図ａに
、また第２図ａにおける素子、配線等の配線図を同図す
に示す。
ス、ドレイン、半導体配線層等の半導体領域、多結晶シ
リコン層、アルミニウム配線層等の配線図を第２図ａに
、また第２図ａにおける素子、配線等の配線図を同図す
に示す。
同図中右上がりハツチングで示す部分は多結晶シリコン
層、ドツトで示す部分はアルミニウム配線層、生先で示
す部分はソース、ドレイン、半導体配線層等の半導体領
域であり、それらが単に重なって記載されている部分は
その両者が絶縁膜を介してクロスしていることを示すが
該部に×印が付されている部分は両者が上記コンタクト
ホールを介して接続されている状態を示している。
層、ドツトで示す部分はアルミニウム配線層、生先で示
す部分はソース、ドレイン、半導体配線層等の半導体領
域であり、それらが単に重なって記載されている部分は
その両者が絶縁膜を介してクロスしていることを示すが
該部に×印が付されている部分は両者が上記コンタクト
ホールを介して接続されている状態を示している。
またＧ記号の付されている部分はゲート領域であり、無
印部分、ゲート領域以外の多結晶シリコン層下、アルミ
配線層下には厚い絶縁膜が形成されている。
印部分、ゲート領域以外の多結晶シリコン層下、アルミ
配線層下には厚い絶縁膜が形成されている。
さらにまた１０は前記Ｎ形半導体基板とＰ形半導体アイ
ランドとの境界線を示し、１１はアイソレーションライ
ンを示している。
ランドとの境界線を示し、１１はアイソレーションライ
ンを示している。
しかしながら、このようなＣＭＯＳメモリセルに訟いて
は、次のような欠点がある。
は、次のような欠点がある。
■ 使用するＭＯＳトランジスタの数が６５個ト多く、
セルあたりの面積が大きくなり易い。
セルあたりの面積が大きくなり易い。
■ メモリセル内でのＭＯＳトランジスタ間の接続が複
雑であり、その接続のための面積拡大により、セル当り
の面積が大きくなりやすい。
雑であり、その接続のための面積拡大により、セル当り
の面積が大きくなりやすい。
■ さらにまた、この回路でメモリセルからの読み出し
動作卦よびメモリセルへの書き込み動作の高速性、安定
性を実現するためには、ドライバ用ＭＯ８）ランジスタ
フａ、７ｂさらにはアドレス選択用ＭＯＳトランジスタ
７ｃ 、７ｄの大きさを負荷用トランジスタ６ａ ｔ
５ｂに比べて大きく設計しなければならず、すべてのト
ランジスタをプロセス技術上可能な最小の寸法にするこ
とはできず、この面からもセル当りの面積が大きくなり
易い。
動作卦よびメモリセルへの書き込み動作の高速性、安定
性を実現するためには、ドライバ用ＭＯ８）ランジスタ
フａ、７ｂさらにはアドレス選択用ＭＯＳトランジスタ
７ｃ 、７ｄの大きさを負荷用トランジスタ６ａ ｔ
５ｂに比べて大きく設計しなければならず、すべてのト
ランジスタをプロセス技術上可能な最小の寸法にするこ
とはできず、この面からもセル当りの面積が大きくなり
易い。
■ 一方大容量の半導体ＩＣメモリにかいては、上記メ
モリセルが１つの半導体チップ内に数百〜数万個あるい
はそれ以上集積され、チップ全体に対し、メモリセルの
占める割合はかなり大きく、上記■〜■で述べたセル当
りの面積の増減は即半導体チップの大きさ、集積密度の
増減に大きな影響を与え、それがため従来の回路構成の
ＣＭＯＳメモリセルにおいては、ＩＣとしてのチップ面
積の縮少、高集積化にはかなり大きな制限があり、経済
的でないという欠点がある。
モリセルが１つの半導体チップ内に数百〜数万個あるい
はそれ以上集積され、チップ全体に対し、メモリセルの
占める割合はかなり大きく、上記■〜■で述べたセル当
りの面積の増減は即半導体チップの大きさ、集積密度の
増減に大きな影響を与え、それがため従来の回路構成の
ＣＭＯＳメモリセルにおいては、ＩＣとしてのチップ面
積の縮少、高集積化にはかなり大きな制限があり、経済
的でないという欠点がある。
本発明は上述のような従来技術にかける問題点を解消す
るためになされたものであって、その目的はメモリセル
からのデータ読み出し動作およびメモリセルへのデータ
書き込み動作等におけるアクセスタイムや安定性を悪化
させることなしに、セル当りのチップ面積を縮減し、も
って高集積大容量小形スタティック形ＣＭＯ８ＩＣメモ
リを経済的に提供することにある。
るためになされたものであって、その目的はメモリセル
からのデータ読み出し動作およびメモリセルへのデータ
書き込み動作等におけるアクセスタイムや安定性を悪化
させることなしに、セル当りのチップ面積を縮減し、も
って高集積大容量小形スタティック形ＣＭＯ８ＩＣメモ
リを経済的に提供することにある。
このような目的を達成するために威された本発明のメモ
リセルは、例えば第３図に示すような回路構成をもち、
それをＩＣ化する場合の各層の配置卦よび素子配線等の
配置等は第２図の場合と同様な手法で表わせば第４図に
示すようになる。
リセルは、例えば第３図に示すような回路構成をもち、
それをＩＣ化する場合の各層の配置卦よび素子配線等の
配置等は第２図の場合と同様な手法で表わせば第４図に
示すようになる。
すなわち、ＰチャンネルＭＯＳトランジスタ６ｂをドラ
イブトランジスタとし、ＮチャンネルＭＯＳトランジス
タ７ａを負荷トランジスタとする第１のＣＭＯＳインバ
ータ回路とＮチャンネルＭＯＳトランジスタ７ｂをドラ
イブトランジスタとし、ＰチャンネルＭＯＳトランジス
タ６ａを負荷トランジスタとする第２のＣＭＯＳインバ
ータ回路とを共通の電源ライン１、接地ライン２相互間
に並列に接続し、第１および第２のインバータ回路の出
力端Ｂ、Ａをそれぞれ第２卦よび第４インバータ回路に
かけるドライブトランジスタ５ｂ、７ｂのゲートに接続
するとともに、それぞれの負荷トランジスタ６ａ 、７
ａのゲートをバイアス電源ライン８，９にそれぞれ接続
し、負荷トランジスタとして有効に機能するような値に
その電圧を設定する。
イブトランジスタとし、ＮチャンネルＭＯＳトランジス
タ７ａを負荷トランジスタとする第１のＣＭＯＳインバ
ータ回路とＮチャンネルＭＯＳトランジスタ７ｂをドラ
イブトランジスタとし、ＰチャンネルＭＯＳトランジス
タ６ａを負荷トランジスタとする第２のＣＭＯＳインバ
ータ回路とを共通の電源ライン１、接地ライン２相互間
に並列に接続し、第１および第２のインバータ回路の出
力端Ｂ、Ａをそれぞれ第２卦よび第４インバータ回路に
かけるドライブトランジスタ５ｂ、７ｂのゲートに接続
するとともに、それぞれの負荷トランジスタ６ａ 、７
ａのゲートをバイアス電源ライン８，９にそれぞれ接続
し、負荷トランジスタとして有効に機能するような値に
その電圧を設定する。
さらにデータラインとの間のデータのやりとりを制御す
るためのアドレス選択回路を両インバークのうちの少な
くともいずれか一方の出力端とデータラインの間に接続
する。
るためのアドレス選択回路を両インバークのうちの少な
くともいずれか一方の出力端とデータラインの間に接続
する。
このような本発明のメモリセルの動作は次の通りである
。
。
まずトランジスタ６ａ、７ａのゲートはそのソースに対
し常に一定電位にバイアスされ、その値も例えばトラン
ジスタ６ａ、７ａのオン抵抗が常にＩＭΩ程度となるよ
うに設定される。
し常に一定電位にバイアスされ、その値も例えばトラン
ジスタ６ａ、７ａのオン抵抗が常にＩＭΩ程度となるよ
うに設定される。
したがって、例えばトランジスタ７ｂがオフしはじめれ
ばそのドレインＡの電位は上がり、トランジスタ６ｂが
オフしてそのドレインＢの電位すなわちトランジスタ７
ｂのゲート電位が下がり、さらにオフしやすくなり、か
Ｓる正帰還作用により、Ａ点はオフ状態を保つ。
ばそのドレインＡの電位は上がり、トランジスタ６ｂが
オフしてそのドレインＢの電位すなわちトランジスタ７
ｂのゲート電位が下がり、さらにオフしやすくなり、か
Ｓる正帰還作用により、Ａ点はオフ状態を保つ。
一方、例えばトランジスタ７ｂがオンしはじめれば、そ
のドレインＡの電位は下がり、トランジスタ６ｂがオン
してドレインＢの電位、すなわちトランジスタ７ｂのゲ
ート電位が上がり、さらにオンしやすくなり、かＳる正
帰還作用により、Ａ点はオン状態を保つこととなる。
のドレインＡの電位は下がり、トランジスタ６ｂがオン
してドレインＢの電位、すなわちトランジスタ７ｂのゲ
ート電位が上がり、さらにオンしやすくなり、かＳる正
帰還作用により、Ａ点はオン状態を保つこととなる。
以上によりオン状態、オフ状態をスタティックに保持す
ることが理解されよう。
ることが理解されよう。
また本発明においては、トランジスタ５ａ。
７ａの抵抗値は例えばＩＭΩ程度と極めて大きく設定し
得るから、それらのトランジスタのいずれか一方６ａ、
７ａのソース、ドレイン間電圧がＯの場合に、データラ
インからそれらのトランジスタのいずれか一方のみのソ
ース、ドレイン間にしか入力が入らなくとも、その入力
されたデータが破損されることはないからアドレス選択
用ＭＯＳトランジスタは１つでもよく、それがため第３
図に示す実施例によ・いてはＢ点にアドレス選択用ＭＯ
Ｓトランジスタ７ｃを１個設けＡ点にはアドレス選択用
ＭＯＳトランジスタは設けていない。
得るから、それらのトランジスタのいずれか一方６ａ、
７ａのソース、ドレイン間電圧がＯの場合に、データラ
インからそれらのトランジスタのいずれか一方のみのソ
ース、ドレイン間にしか入力が入らなくとも、その入力
されたデータが破損されることはないからアドレス選択
用ＭＯＳトランジスタは１つでもよく、それがため第３
図に示す実施例によ・いてはＢ点にアドレス選択用ＭＯ
Ｓトランジスタ７ｃを１個設けＡ点にはアドレス選択用
ＭＯＳトランジスタは設けていない。
な卦第４図ａにかいては左上がりハツチングが付加され
ているが、それはやはり多結晶シリコン層を示し、右上
がりハツチングとかさなっている部分では右上がりハツ
チングで示された第１層目の多結晶シリコン層が下層と
なり、その上に絶縁物層を介して左上がりハツチングで
示す第２層目の多結晶ポリシリコン層か形成されている
。
ているが、それはやはり多結晶シリコン層を示し、右上
がりハツチングとかさなっている部分では右上がりハツ
チングで示された第１層目の多結晶シリコン層が下層と
なり、その上に絶縁物層を介して左上がりハツチングで
示す第２層目の多結晶ポリシリコン層か形成されている
。
この第２層目の多結晶ポリシリコン層８，９は上記トラ
ンジスタ６ａ 、７ａが最適な負荷となるようにそのゲ
ートにバイアス電圧を与えるべくバイアス電源回路（特
に図示していないが１つのＩＣ内にそれぞれ１つづつま
とめて形成すればよい）に接続される。
ンジスタ６ａ 、７ａが最適な負荷となるようにそのゲ
ートにバイアス電圧を与えるべくバイアス電源回路（特
に図示していないが１つのＩＣ内にそれぞれ１つづつま
とめて形成すればよい）に接続される。
以上の説明から明らかなように本発明によれば次のよう
な利点がある。
な利点がある。
■ 比較的大きな面積を必要とするアドレス選択用ＭＯ
Ｓトランジスタを１個省略できトランジスタの数は５個
でよいから必要面積を少なくし得る。
Ｓトランジスタを１個省略できトランジスタの数は５個
でよいから必要面積を少なくし得る。
■ メモリセル内でのＭＯＳトランジスタ間の接続が簡
素化され必要面積を少なくし得る。
素化され必要面積を少なくし得る。
■ ２本のバイアス電源ラインを通してメモリセル外部
回路からメモリセルへ適当なバイアス電圧を供給するこ
とにより負荷トランジスタのオン抵抗の値を適当な値に
設定することができ、したがって、アドレス選択用トラ
ンジスタ以外の４個のトランジスタの寸法は全てプロセ
ス技術によってきまる最小の大きさまで小さくすること
が可能となる。
回路からメモリセルへ適当なバイアス電圧を供給するこ
とにより負荷トランジスタのオン抵抗の値を適当な値に
設定することができ、したがって、アドレス選択用トラ
ンジスタ以外の４個のトランジスタの寸法は全てプロセ
ス技術によってきまる最小の大きさまで小さくすること
が可能となる。
■ ゲート電極材料（上記多結晶シリコン層）を２層構
造にすることによって上記バイアスのための面積がまっ
たく増加しないようにすることができる。
造にすることによって上記バイアスのための面積がまっ
たく増加しないようにすることができる。
■ バイアス電源回路は数百〜数百のメモリセルに対し
、２つのみまとめて形成すればよいからそのための面積
は少なくてすみ、それに対し、上述したようにチップ内
で大きな面積を占めるメモリセル部の面積は著しく小さ
くし得るから総合的効果は非常に大きい。
、２つのみまとめて形成すればよいからそのための面積
は少なくてすみ、それに対し、上述したようにチップ内
で大きな面積を占めるメモリセル部の面積は著しく小さ
くし得るから総合的効果は非常に大きい。
第１図は従来のＣＭＯＳメモリセルを示す回路図、第２
図は第１図に示すＣＭＯＳメモリセルをＩＣ化した場合
の各層の配置）よび素子、配線の配置を示す配置図、第
３図は本発明にかかるＣＭＯＳメモリセルの一実施例を
示す回路図、第４図は第３図に示すＣＭＯＳメモリセル
をＩＣ化した場合の各層の配置および素子、配線の配置
を示す配線図である。 １・・・・・・電源ライン、２・・・・・・接地ライン
、３・・・・・・データラインＹ、 ４・・・・・・デ
ータラインＹ′、５・・・・・・アドレス選択ライン、
＄ａ、５ｂ・・・・・・ＰチャンネルＭＯＳトランジス
タ、７ａ、７ｂ、７ｃ。 ７ｄ・・・・・・ＮチャンネルＭＯＳトランジスタ、８
・・・・・・バイアス電源ライン、９・・・・・・バイ
アス電源ライン、１０・・・・・・アイランド拡散ライ
ン、１１・・・・・・アインレーションライン。
図は第１図に示すＣＭＯＳメモリセルをＩＣ化した場合
の各層の配置）よび素子、配線の配置を示す配置図、第
３図は本発明にかかるＣＭＯＳメモリセルの一実施例を
示す回路図、第４図は第３図に示すＣＭＯＳメモリセル
をＩＣ化した場合の各層の配置および素子、配線の配置
を示す配線図である。 １・・・・・・電源ライン、２・・・・・・接地ライン
、３・・・・・・データラインＹ、 ４・・・・・・デ
ータラインＹ′、５・・・・・・アドレス選択ライン、
＄ａ、５ｂ・・・・・・ＰチャンネルＭＯＳトランジス
タ、７ａ、７ｂ、７ｃ。 ７ｄ・・・・・・ＮチャンネルＭＯＳトランジスタ、８
・・・・・・バイアス電源ライン、９・・・・・・バイ
アス電源ライン、１０・・・・・・アイランド拡散ライ
ン、１１・・・・・・アインレーションライン。
Claims (1)
- １ ＰチャンネルＭＯＳトランジスタをドライブトラン
ジスタとしゲートに定電圧バイアス電源ラインの接続さ
れたＮチャンネルＭＯＳトランジスタを負荷トランジス
タとした第１のインバータと、ＮチャンネルＭＯＳトラ
ンジスタをドライブトランジスタとしゲートに上記定電
圧バイアス電源ラインとは別個の定電圧バイアス電源ラ
インが接続されたＰチャンネルＭＯＳトランジスタを負
荷トランジスタとしたうえ上記第１のインバータの出力
端を自己の上記ドライブトランジスタのゲートへ接続し
かつ自己の出力端を上記第１のインバータにかけるドラ
イブトランジスタのゲートへ接続した第２のインバータ
と、上記第１卦よび第２のインバータの内いずれか一方
の出力端にのみ接続されたアドレス選択用トランジスタ
と、上記第１および第２のインバータが並列に相互間へ
接続された共通の電源ラインおよび接地ラインとから成
ることを特徴とするメモリセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52145303A JPS5840278B2 (ja) | 1977-12-02 | 1977-12-02 | メモリセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52145303A JPS5840278B2 (ja) | 1977-12-02 | 1977-12-02 | メモリセル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5477542A JPS5477542A (en) | 1979-06-21 |
| JPS5840278B2 true JPS5840278B2 (ja) | 1983-09-05 |
Family
ID=15382020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52145303A Expired JPS5840278B2 (ja) | 1977-12-02 | 1977-12-02 | メモリセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840278B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5046454A (ja) * | 1973-08-06 | 1975-04-25 |
-
1977
- 1977-12-02 JP JP52145303A patent/JPS5840278B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5046454A (ja) * | 1973-08-06 | 1975-04-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5477542A (en) | 1979-06-21 |
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