JPS5839328A - 補助記憶デ−タ入出力制御装置 - Google Patents
補助記憶デ−タ入出力制御装置Info
- Publication number
- JPS5839328A JPS5839328A JP13750881A JP13750881A JPS5839328A JP S5839328 A JPS5839328 A JP S5839328A JP 13750881 A JP13750881 A JP 13750881A JP 13750881 A JP13750881 A JP 13750881A JP S5839328 A JPS5839328 A JP S5839328A
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- JP
- Japan
- Prior art keywords
- data
- buffer
- transfer
- disk
- controller
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＤＭＡ方式による補助記憶入出力制御装置に
関する。
関する。
ディスクなどの補助記憶装置と主記憶装置（メモリ）間
のデータ転送には、一般にＣＰＵを介さないＤＭＡ （
ダイレクト・メモリ・アクセス）方式による転送が行な
われる。この時、ＤＭＡにより一回にバースト転送する
データ数がシステム全体の効率に大きな影響を与えるが
、最適のデータ数を任意に設定して行なわれる入出力制
御装置は存在しない。本発明の目的は、目的とするシス
テムのその都度最適なデータ数を設定して、そのシステ
ムの効率を高めることを可能とする補助記憶データ入出
力制御装置の提供にある。
のデータ転送には、一般にＣＰＵを介さないＤＭＡ （
ダイレクト・メモリ・アクセス）方式による転送が行な
われる。この時、ＤＭＡにより一回にバースト転送する
データ数がシステム全体の効率に大きな影響を与えるが
、最適のデータ数を任意に設定して行なわれる入出力制
御装置は存在しない。本発明の目的は、目的とするシス
テムのその都度最適なデータ数を設定して、そのシステ
ムの効率を高めることを可能とする補助記憶データ入出
力制御装置の提供にある。
ＤＭＡ方式により一回にバースト転送するデータ数は多
い程、ＣＰＵの効率は高するが、一方転送中はＣＰＵを
ホールド状態に置くため、メモリ・リフレッシュ機構、
タイマ処理などからその時間か制限されるので、その転
送データ数の上限も制限される。本発明の目的は、ディ
スクとメモリ間ＰＩＦＯｆｌ ト（Ｄバッファを設け、
このバッファとメモリ間で最適なりＭＡ転送を行なうた
め、バッファ内のデータ数はアップ／ダウン・カウンタ
により知り、ＤＭＡ転送のスタート・トリガを与える一
方、データの転送数は、プリセット入力値として外部よ
り設定され、そのデータ数毎にエンド・トリがか与えら
れることにより達成される。
い程、ＣＰＵの効率は高するが、一方転送中はＣＰＵを
ホールド状態に置くため、メモリ・リフレッシュ機構、
タイマ処理などからその時間か制限されるので、その転
送データ数の上限も制限される。本発明の目的は、ディ
スクとメモリ間ＰＩＦＯｆｌ ト（Ｄバッファを設け、
このバッファとメモリ間で最適なりＭＡ転送を行なうた
め、バッファ内のデータ数はアップ／ダウン・カウンタ
により知り、ＤＭＡ転送のスタート・トリガを与える一
方、データの転送数は、プリセット入力値として外部よ
り設定され、そのデータ数毎にエンド・トリがか与えら
れることにより達成される。
図面について、本発明の好適な実施例を説明する。
第１図において、ディスクｌとメモリ２は、ＦｉＦＱの
バッファ３をはさんでデータバスにより接続される。ラ
ッチ・ゲート４，５，６．７は、ＣＰＵのＲ／Ｗ制御信
号（図示省略）により制御可能であり、ラッチ・ゲート
６．７はバッファ３とメモリ２間の転送方向を決め、タ
イミング・コントローラ１０と同期して行なわハ、他方
ラッチ・ゲート４，５はディスクｌとバッファ３間の転
送方向を決め、タイミング・ｐシトローラ８と同期して
行なわれる。ディスクｌとバッファ３間のデータ転送は
、このように、タイミング・コントローラ８が制御する
が、このときのデータ転送のタイミングは、ディスクｌ
からのデータ転送要求・確認信号により行なわれ、もと
よりディスクｌはＣＰ Ｕ １８によりＩ１０デバイス
としてアドレス指定され・、制御される。
バッファ３をはさんでデータバスにより接続される。ラ
ッチ・ゲート４，５，６．７は、ＣＰＵのＲ／Ｗ制御信
号（図示省略）により制御可能であり、ラッチ・ゲート
６．７はバッファ３とメモリ２間の転送方向を決め、タ
イミング・コントローラ１０と同期して行なわハ、他方
ラッチ・ゲート４，５はディスクｌとバッファ３間の転
送方向を決め、タイミング・ｐシトローラ８と同期して
行なわれる。ディスクｌとバッファ３間のデータ転送は
、このように、タイミング・コントローラ８が制御する
が、このときのデータ転送のタイミングは、ディスクｌ
からのデータ転送要求・確認信号により行なわれ、もと
よりディスクｌはＣＰ Ｕ １８によりＩ１０デバイス
としてアドレス指定され・、制御される。
ＦｉＦＯｆｉどバッファ８とメモリ２間のデータ転送は
ＤＭＡチップないしコントローラ９により行なわれ、こ
のＤＭＡコントローラ９はＤＭＡ・ＲＥ Ｑ／Ａ ＣＫ
制御信号を介してタイミング・コントローラ１０により
制御される。すなわち、タイミング・コントローラｌＯ
は、ＦｉＦＯのバッファ３内にあるデータ数を保持する
ＵＰ／ＤＯＷＮカウンタ１１によりＤＭＡ転送開始のタ
イミングをスタート信号として受け、他方ノ１−スト転
送するデータ数をプリセットしであるプリセッタブル・
カウンタ１２によりＤＭＡ転送の中断のタイミングとし
てエンド信号を受ける。ＤＭＡコントローラ９は、これ
により、ＣＰＵ １ＢをＨＯＬＤ状態にしたり、こｈを
解除したりする。この時１．−回のバースト転送数をデ
ィスク１の最小転送データ数（ｌセクタのデータ数）の
整数分の−にすれば、タイミング・コントローラ１０の
回路は、簡単に実現できる。つまり、ディスクｌからメ
モリ２へのデータ転送ではＦｉＦＯのバッファ３内にバ
ースト転送数以上のデータがあわば、ＤＭＡ転送を開始
させ、メモリ２からディスクｌへのデータ転送では、Ｆ
ｉＦＯのバッファ３内にバースト転送数以上の空（スペ
ース）があれば、ＤＭＡ転送を開始させればよいことに
なる。
ＤＭＡチップないしコントローラ９により行なわれ、こ
のＤＭＡコントローラ９はＤＭＡ・ＲＥ Ｑ／Ａ ＣＫ
制御信号を介してタイミング・コントローラ１０により
制御される。すなわち、タイミング・コントローラｌＯ
は、ＦｉＦＯのバッファ３内にあるデータ数を保持する
ＵＰ／ＤＯＷＮカウンタ１１によりＤＭＡ転送開始のタ
イミングをスタート信号として受け、他方ノ１−スト転
送するデータ数をプリセットしであるプリセッタブル・
カウンタ１２によりＤＭＡ転送の中断のタイミングとし
てエンド信号を受ける。ＤＭＡコントローラ９は、これ
により、ＣＰＵ １ＢをＨＯＬＤ状態にしたり、こｈを
解除したりする。この時１．−回のバースト転送数をデ
ィスク１の最小転送データ数（ｌセクタのデータ数）の
整数分の−にすれば、タイミング・コントローラ１０の
回路は、簡単に実現できる。つまり、ディスクｌからメ
モリ２へのデータ転送ではＦｉＦＯのバッファ３内にバ
ースト転送数以上のデータがあわば、ＤＭＡ転送を開始
させ、メモリ２からディスクｌへのデータ転送では、Ｆ
ｉＦＯのバッファ３内にバースト転送数以上の空（スペ
ース）があれば、ＤＭＡ転送を開始させればよいことに
なる。
なお、ＵＰ／ＤＯＷＮカウンタ１１は、ＤＭＡ−Ｒ／Ｗ
制御信号を介してＤＭＡコントローラ９と接続され、他
方ＣＰＵ１３とディスク１間のＲ／Ｗ制御信号（図示省
略）を介してディスクｌと接続される。
制御信号を介してＤＭＡコントローラ９と接続され、他
方ＣＰＵ１３とディスク１間のＲ／Ｗ制御信号（図示省
略）を介してディスクｌと接続される。
また、タイミング・コントローラ８．１０は、ロード／
アンロード信号により、ＦｉＦＯのバッファ３と接続さ
れている。さらに、プリセッタブル・カウンタ１２もＤ
Ｍ Ａ −Ｒ／Ｗ制御信号を介してＤＭＡコントロー
ラ９と接続されると共に、外部入力器１４からプリセッ
ト入力を受ける。他の実施例として、双方向性のＦｉＦ
Ｏを用いれば、第２図のように、２つのラッチ・ゲート
１５ 、１６ で足りる。また、別の実施例として、２
つのカウンタ１１ 、１２を１つのカウンタとして構成
することも考えらハる。
アンロード信号により、ＦｉＦＯのバッファ３と接続さ
れている。さらに、プリセッタブル・カウンタ１２もＤ
Ｍ Ａ −Ｒ／Ｗ制御信号を介してＤＭＡコントロー
ラ９と接続されると共に、外部入力器１４からプリセッ
ト入力を受ける。他の実施例として、双方向性のＦｉＦ
Ｏを用いれば、第２図のように、２つのラッチ・ゲート
１５ 、１６ で足りる。また、別の実施例として、２
つのカウンタ１１ 、１２を１つのカウンタとして構成
することも考えらハる。
本発明の作用効果は、前述により理解されるように、゛
ディスクｌとのデータ転送を、ＣＰＵ］Ｂからの制御に
より、またバッファＦｉＦＯを介在させてバッファリン
グしておき、これとは、非同期で２つのカウンタにより
バースト転送が可能で、その際に、その転送数が任意に
設定可能であることにより、その都度、ＣＰＵの効率、
つまりシステムの効率を向上させる点に認められる。
ディスクｌとのデータ転送を、ＣＰＵ］Ｂからの制御に
より、またバッファＦｉＦＯを介在させてバッファリン
グしておき、これとは、非同期で２つのカウンタにより
バースト転送が可能で、その際に、その転送数が任意に
設定可能であることにより、その都度、ＣＰＵの効率、
つまりシステムの効率を向上させる点に認められる。
第１図は、本発明の一実施例を示したプロ・ンク図であ
り、第２図は、他の実施例を示した部分的ブロック図で
ある。 １はディスク、２はメモリ、３はバッファ、４〜７はラ
ッチ・ゲー）、８．１０はタイミング・コントローラ、
９はＤＭＡコントローラ、１１はＵＰ／Ｄ ＯＷ Ｎカ
ウンタ、１２はプリセッタブル・カウンタ、１３はＣＰ
ｔＪ、’１４は外部入力器、１５．１６はラッチ・ゲー
トである。
り、第２図は、他の実施例を示した部分的ブロック図で
ある。 １はディスク、２はメモリ、３はバッファ、４〜７はラ
ッチ・ゲー）、８．１０はタイミング・コントローラ、
９はＤＭＡコントローラ、１１はＵＰ／Ｄ ＯＷ Ｎカ
ウンタ、１２はプリセッタブル・カウンタ、１３はＣＰ
ｔＪ、’１４は外部入力器、１５．１６はラッチ・ゲー
トである。
Claims (1)
- ＤＭＡ方式による補助記憶データ入出力制御装置におい
て、補助記憶装置・主記憶装置間のデータをバッファリ
ングするバッファのタイミングコントローラに対して、
バッファ・主記憶装置間で一回にバースト転送するデー
タ数を外部設定可能と−するデータ転送数制御部を設け
たことを特徴とする補助記憶データ入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13750881A JPS5839328A (ja) | 1981-08-31 | 1981-08-31 | 補助記憶デ−タ入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13750881A JPS5839328A (ja) | 1981-08-31 | 1981-08-31 | 補助記憶デ−タ入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5839328A true JPS5839328A (ja) | 1983-03-08 |
Family
ID=15200301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13750881A Pending JPS5839328A (ja) | 1981-08-31 | 1981-08-31 | 補助記憶デ−タ入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839328A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217770A (ja) * | 1986-03-19 | 1987-09-25 | Canon Inc | メモリ制御装置 |
-
1981
- 1981-08-31 JP JP13750881A patent/JPS5839328A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217770A (ja) * | 1986-03-19 | 1987-09-25 | Canon Inc | メモリ制御装置 |
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