JPS5838943B2 - デンカケンシユツソウチ - Google Patents
デンカケンシユツソウチInfo
- Publication number
- JPS5838943B2 JPS5838943B2 JP5088174A JP5088174A JPS5838943B2 JP S5838943 B2 JPS5838943 B2 JP S5838943B2 JP 5088174 A JP5088174 A JP 5088174A JP 5088174 A JP5088174 A JP 5088174A JP S5838943 B2 JPS5838943 B2 JP S5838943B2
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- JP
- Japan
- Prior art keywords
- amplifier
- charge
- output
- junction
- ccd
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- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の詳細な説明】
この発明は出力容量部に蓄積された電荷を検出して速や
かに放電する電荷検出装置に関する。
かに放電する電荷検出装置に関する。
出力容量部に電荷を蓄積して出力清報となす半導体装置
例えば電荷結合素子(CCD、 chargecoup
led device、 )は第1図に示すように半導
体基板1上に酸化膜等の絶縁層2を介して複数個の転送
電極3a、3b・・・を配夕1川、これら電極3a 、
3b・・・に三相駆動であれば3つ日毎に電圧の異な
る駆動パルスψ1 、ψ2 、ψ3を印加し、各電極下
に形成されるポテンシャル井戸を順次一方向に移動する
ことにより上記ポテンシャル井戸に蓄えられた清報電荷
を順次転送するものとなっている。
例えば電荷結合素子(CCD、 chargecoup
led device、 )は第1図に示すように半導
体基板1上に酸化膜等の絶縁層2を介して複数個の転送
電極3a、3b・・・を配夕1川、これら電極3a 、
3b・・・に三相駆動であれば3つ日毎に電圧の異な
る駆動パルスψ1 、ψ2 、ψ3を印加し、各電極下
に形成されるポテンシャル井戸を順次一方向に移動する
ことにより上記ポテンシャル井戸に蓄えられた清報電荷
を順次転送するものとなっている。
しかして転送された電荷は基板1と出力電極4との間に
形成されたPN接合部に蓄積される。
形成されたPN接合部に蓄積される。
上記PN接合部に蓄積された電荷は電流値もしくは電圧
値として検出される。
値として検出される。
第1図は電流値として検出する従来の方式であり、PN
接合を抵抗5を介して逆バイアス源6に接続することに
より、PN接合部のポテンシャルを転送電極下のポテン
シャルよりも常時低い状態としておき、PN接合に転送
されてきた電荷を抵抗5に流し込む構成としである。
接合を抵抗5を介して逆バイアス源6に接続することに
より、PN接合部のポテンシャルを転送電極下のポテン
シャルよりも常時低い状態としておき、PN接合に転送
されてきた電荷を抵抗5に流し込む構成としである。
このようにすれば電荷の移動による電流値を抵抗5の電
位差として増幅器7を介して検出することができる。
位差として増幅器7を介して検出することができる。
電圧値として検出する方法は第2図に示すように抵抗5
をスイッチ8で置き換え、スイッチ8をオフにした状態
でPN接合の容量に蓄積された電荷を直接容量の電位と
して検出し、検出した後はスイッチ8をオンにしてPN
接合に蓄積された電荷を速やかに放電していた。
をスイッチ8で置き換え、スイッチ8をオフにした状態
でPN接合の容量に蓄積された電荷を直接容量の電位と
して検出し、検出した後はスイッチ8をオンにしてPN
接合に蓄積された電荷を速やかに放電していた。
電流検出方式は第3図に等価回路を示すように信号電荷
による電流源9とPN接合の容量を含めた出力部容量C
と負荷抵抗Rとを並列に接続し、抵抗Rを増幅器7へ接
続した構成を採る。
による電流源9とPN接合の容量を含めた出力部容量C
と負荷抵抗Rとを並列に接続し、抵抗Rを増幅器7へ接
続した構成を採る。
従って電流源9からの電荷は駆動パルスと同期して、は
ぼインパルス状に流れる。
ぼインパルス状に流れる。
この場合駆動パルスの一周期内で電荷放電が完了しなけ
れば残存した電荷が次に転送されてきた電荷に混入し周
波数特性を劣化させる。
れば残存した電荷が次に転送されてきた電荷に混入し周
波数特性を劣化させる。
そのためHの値を小さくして放電時定数を小さくする必
要があり出力を低下させる問題に当面す、る。
要があり出力を低下させる問題に当面す、る。
その上、抵抗の電流性雑音、増幅器の雑音が相対的に大
きくなるのでS/N比が劣化する。
きくなるのでS/N比が劣化する。
従って電圧検出方式の場合でも第2図に示したように負
荷抵抗をスイッチに置き換え検出時にはスイッチをオフ
にして高抵抗値の負荷と同様にL1駆動パルスの一周期
の適当な期間スイッチをオンして信号電荷を放電させる
ようにすれば放電時定数と出力信号との間の矛盾点を解
消することができ、S/N比も向上する。
荷抵抗をスイッチに置き換え検出時にはスイッチをオフ
にして高抵抗値の負荷と同様にL1駆動パルスの一周期
の適当な期間スイッチをオンして信号電荷を放電させる
ようにすれば放電時定数と出力信号との間の矛盾点を解
消することができ、S/N比も向上する。
しかしながら上述したスイッチは通常高速動作可能なト
ランジスタ等で構成されたもので、第4図aに示すよう
に制御パルスでオンオフされるので、この制御パルスが
浮遊容量を介して信号に混入し第4図すに示すようなト
ランジェント波形となって現われる。
ランジスタ等で構成されたもので、第4図aに示すよう
に制御パルスでオンオフされるので、この制御パルスが
浮遊容量を介して信号に混入し第4図すに示すようなト
ランジェント波形となって現われる。
従ってこのトランジェント波形を除去するために従来は
増幅器の構成を複雑にしたり、高性能のフィルタを用い
なければならなかった。
増幅器の構成を複雑にしたり、高性能のフィルタを用い
なければならなかった。
ざらにCCD の出力電圧■はCCDの出力電荷Q、
CCDの出力部の容量をCとすればV=Q/Cの関係に
あり、Cを小さくすることにより出力電圧Vを大きくす
ることができるが、前述したように出力部に直接スイッ
チを接続するとスイッチによる数pF程度の容量が付加
されるので、その分だけ出力を低下させるという欠点を
有する。
CCDの出力部の容量をCとすればV=Q/Cの関係に
あり、Cを小さくすることにより出力電圧Vを大きくす
ることができるが、前述したように出力部に直接スイッ
チを接続するとスイッチによる数pF程度の容量が付加
されるので、その分だけ出力を低下させるという欠点を
有する。
本発明は上記した如き点に鑑みてなされたもので蓄積さ
れた電荷をトランジェント波形を減少ならしめ、S/N
比良く検出して速やかに放電することのできる電荷検出
装置を提供することを目的とする。
れた電荷をトランジェント波形を減少ならしめ、S/N
比良く検出して速やかに放電することのできる電荷検出
装置を提供することを目的とする。
即ちこの発明は電荷蓄積部に電荷を検出するための増幅
器を接続し、この増幅器信号出力をこの増幅器の入力端
に負帰還し、この回路ループに開閉回路を接続した電荷
検出装置を提供するものである。
器を接続し、この増幅器信号出力をこの増幅器の入力端
に負帰還し、この回路ループに開閉回路を接続した電荷
検出装置を提供するものである。
以下第5図に基いて本発明装置をCCDに適用した実施
例を説明する。
例を説明する。
即ち一導電形例えばP形のsi基板1上に絶縁体層であ
る酸化ケイ素膜2を設け、該膜2上に夫夫電荷転送方向
に隔離された転送電極3 a * 3 b3c・・・を
多数設け、該転送電極に周知の手段により電荷の転送を
行うための転送パルスψ1 、φ2ψ3を印加するよう
になっている。
る酸化ケイ素膜2を設け、該膜2上に夫夫電荷転送方向
に隔離された転送電極3 a * 3 b3c・・・を
多数設け、該転送電極に周知の手段により電荷の転送を
行うための転送パルスψ1 、φ2ψ3を印加するよう
になっている。
転送電極の最終電極3dには一定電圧が直流電源52に
より印加されるようになっている。
より印加されるようになっている。
さらに出力側に転送されてきた電荷取出のために基板1
と異なる導電形のn影領域4を設けてCCDを構成した
出力部51に該出力部51に蓄積された電荷を検出する
ための増幅器10を接続する。
と異なる導電形のn影領域4を設けてCCDを構成した
出力部51に該出力部51に蓄積された電荷を検出する
ための増幅器10を接続する。
この回路構成は次の通りである。
同図において10は入力端を検出電極4に接続した増幅
度Aの増幅器であり、この増幅器10の逆位相出力は負
荷抵抗11を介して電極4へ帰還される構成となってい
る。
度Aの増幅器であり、この増幅器10の逆位相出力は負
荷抵抗11を介して電極4へ帰還される構成となってい
る。
上記増幅器10は信号電荷の検出出力を得る例えば反転
増幅型の第1の増幅部10aと、この増幅部10aにス
イッチング素子12を介して縦続接続された例えば非反
転増幅型の第2の増幅部10bとにより構成されている
。
増幅型の第1の増幅部10aと、この増幅部10aにス
イッチング素子12を介して縦続接続された例えば非反
転増幅型の第2の増幅部10bとにより構成されている
。
これにより、前記スイッチ素子12がオンの状態にある
とき、第2の増幅部10bを介する第1の増幅部10a
の入力端への負帰還路が形成されるようになっている。
とき、第2の増幅部10bを介する第1の増幅部10a
の入力端への負帰還路が形成されるようになっている。
尚、電極4と基板1とで形成されたPN接合部は直流的
に逆バイアスとなるようにしておく。
に逆バイアスとなるようにしておく。
しかしてスイッチング素子12がオフの状態にあれば増
幅器10と抵抗11との形成する帰還路はオープンとな
っているので、PN接合は高インピタンス状態となる。
幅器10と抵抗11との形成する帰還路はオープンとな
っているので、PN接合は高インピタンス状態となる。
そのため駆動パルスにより転送されてきた電荷はPN接
合の容量に蓄積されるもので、スイッチ12の前段にあ
る第1の増幅部10aで高出力として検出される。
合の容量に蓄積されるもので、スイッチ12の前段にあ
る第1の増幅部10aで高出力として検出される。
次に検出が終了した後にスイッチング素子12をオンに
すると帰還路は閉成するのでPN接合に負荷接続されて
いる検出回路のインピダンスは、前記負荷抵抗11のイ
ンピダンスがRであるとき、R/Aとなる 従って増幅度Aを十分大きくしておけばR/Aは小さな
値となるのでPN接合に蓄積された電荷は速やかに放電
される。
すると帰還路は閉成するのでPN接合に負荷接続されて
いる検出回路のインピダンスは、前記負荷抵抗11のイ
ンピダンスがRであるとき、R/Aとなる 従って増幅度Aを十分大きくしておけばR/Aは小さな
値となるのでPN接合に蓄積された電荷は速やかに放電
される。
尚、上記スイッチ素子12のオン・オフは、増幅器10
の電荷検出動作に関連して行われるもので、例えば前記
CCDの電荷転送と、その電荷出力に同期して制御する
ようにすればよい。
の電荷検出動作に関連して行われるもので、例えば前記
CCDの電荷転送と、その電荷出力に同期して制御する
ようにすればよい。
ところでスイッチング素子12は帰還路を開閉制御する
機能を果たせば良いのであるが、トランジスタ等で構成
されるスイッチング素子の両端を十分低いインピダンス
とし、且つ信号を十分大きくすれば、スイッチング素子
を駆動する制御パルスが浮遊容量を介して検出信号に飛
び込むことはなり、トランジェント波形の発生を阻止す
ることができる。
機能を果たせば良いのであるが、トランジスタ等で構成
されるスイッチング素子の両端を十分低いインピダンス
とし、且つ信号を十分大きくすれば、スイッチング素子
を駆動する制御パルスが浮遊容量を介して検出信号に飛
び込むことはなり、トランジェント波形の発生を阻止す
ることができる。
従ってこの実施例では増幅器10において上記した条件
を満たす個所にスイッチング素子を介挿する具体例とし
て第1および第2の増幅部10a。
を満たす個所にスイッチング素子を介挿する具体例とし
て第1および第2の増幅部10a。
10bを分割して示したが、必ずしもその限りではない
。
。
また上記実施例では抵抗11による容量増加は、スイッ
チ素子と比べると十分に小さいので出力低下に関して問
題とはならない。
チ素子と比べると十分に小さいので出力低下に関して問
題とはならない。
第6図は本発明の他の実施例を示す図である。
同図に示すように帰還路は必ずしも直流的に結合形成す
る必要はなく、PN接合を抵抗11,13゜を介して逆
バイアス源14へ接続しておけば帰還路に容量15.1
6を介在させても前記実施例と同様の効果を奏すること
ができる。
る必要はなく、PN接合を抵抗11,13゜を介して逆
バイアス源14へ接続しておけば帰還路に容量15.1
6を介在させても前記実施例と同様の効果を奏すること
ができる。
尚、第1図における抵抗5を9変抵抗素子例えばFET
に置き換え、該FETのゲート電圧をトランジェントが
問題とならない程度の小さなパルスで制御すると共に本
発明に係わる帰還路を併用することにより上記FETの
インピダンスを実効的に十分小さくして放電させること
も可能である。
に置き換え、該FETのゲート電圧をトランジェントが
問題とならない程度の小さなパルスで制御すると共に本
発明に係わる帰還路を併用することにより上記FETの
インピダンスを実効的に十分小さくして放電させること
も可能である。
また第5図および第6図に示す構成において、抵抗11
や増幅器10等をCCDの基板1上に同時形成する場合
には次のようにすればよい。
や増幅器10等をCCDの基板1上に同時形成する場合
には次のようにすればよい。
即ち、第7図はその要部の構成を示したもので、ダイオ
ード71は、前記基板1に導電形の異なる半導体領域4
を形成してなるCCDの出力部51である。
ード71は、前記基板1に導電形の異なる半導体領域4
を形成してなるCCDの出力部51である。
この出力部と同一基板上に電界効果トランジスタFET
72を形成し、これを前記インピーダンス素子11とし
て用いる。
72を形成し、これを前記インピーダンス素子11とし
て用いる。
そして、このFET72の一端を前記ダイオード71に
接続し、その他端を前記増幅器10からの帰還信号入力
端、つまり増幅器10の出力に接続される端子とする。
接続し、その他端を前記増幅器10からの帰還信号入力
端、つまり増幅器10の出力に接続される端子とする。
また前記基板1上に前記増幅器10、特に1段目の増幅
器10aの入力段としてFET73,74を形成上、こ
れを入力バッファとする。
器10aの入力段としてFET73,74を形成上、こ
れを入力バッファとする。
この例では、FET74をインピーダンス素子としたF
ET73のソースホロア回路が入力バッファとして構成
されており、このソースホロア回路のFET73のゲ゛
−トに前記ダイオード71の出力を接続する。
ET73のソースホロア回路が入力バッファとして構成
されており、このソースホロア回路のFET73のゲ゛
−トに前記ダイオード71の出力を接続する。
そして、このソースホロア回路の出力を所定の増幅度a
を持つ図示しない増幅用トランジスタに接続するように
すればよい。
を持つ図示しない増幅用トランジスタに接続するように
すればよい。
尚、この場合、増幅器10の他の要素もFETを用いて
構成することが好ましい。
構成することが好ましい。
このようにすれば、CCDとその出力回路(電荷検出装
置)とを同時集積して一体化したものとすることができ
、その実用的利点は大きい。
置)とを同時集積して一体化したものとすることができ
、その実用的利点は大きい。
また検出対象となるものはCCDに限定されず容量部に
出力電荷を蓄積するもの例えばBBD(bucket
brigade device )等であってもよい0 以上詳述したように本発明によれば例えば間欠的に電荷
が転送されてくるPN接合部に蓄積された電荷をS/N
比良く検出して速やかに放電することができ、しかもト
ランジェント阻止のために高性能のフィルタを要せず、
また増幅器の構成を複雑化する必要もなくなる。
出力電荷を蓄積するもの例えばBBD(bucket
brigade device )等であってもよい0 以上詳述したように本発明によれば例えば間欠的に電荷
が転送されてくるPN接合部に蓄積された電荷をS/N
比良く検出して速やかに放電することができ、しかもト
ランジェント阻止のために高性能のフィルタを要せず、
また増幅器の構成を複雑化する必要もなくなる。
第1図は従来の電流検出方式を説明するための図、第2
図は従来の電圧検出方式を説明するための図、第3図は
従来の電流検出方式を説明するための等価回路図、第4
図は第2図のスイッチング動作により発生したトランジ
ェント波形を示す図、第5図は本発明の一実施例を説明
するための回路構成図、第6図は本発明の他の実施例を
説明するための回路構成図、第7図は本発明に係わる電
荷検出装置をCCDと同一基板上に形成する一例を示す
図である。 1・・・・・・半導体基板、2・・・・・・絶縁層、3
a、3b。 3c・・・・・・転送電極、4・・・・・・検出電極、
10・・・・・・増幅器、10a・・・・・・第1の増
幅部、10b・・・・・・第2の増幅部、11・・・・
・・負荷抵抗、12・・・・・・スイッチング素子、1
3・・・・・・抵抗、14・・・・・・逆バイアス源、
1516・・・・・・容量。
図は従来の電圧検出方式を説明するための図、第3図は
従来の電流検出方式を説明するための等価回路図、第4
図は第2図のスイッチング動作により発生したトランジ
ェント波形を示す図、第5図は本発明の一実施例を説明
するための回路構成図、第6図は本発明の他の実施例を
説明するための回路構成図、第7図は本発明に係わる電
荷検出装置をCCDと同一基板上に形成する一例を示す
図である。 1・・・・・・半導体基板、2・・・・・・絶縁層、3
a、3b。 3c・・・・・・転送電極、4・・・・・・検出電極、
10・・・・・・増幅器、10a・・・・・・第1の増
幅部、10b・・・・・・第2の増幅部、11・・・・
・・負荷抵抗、12・・・・・・スイッチング素子、1
3・・・・・・抵抗、14・・・・・・逆バイアス源、
1516・・・・・・容量。
Claims (1)
- 1 電荷が蓄積される蓄積部に直流的又は交流的に入力
端が接続された電荷を検出するための増幅器と、この増
幅器で増幅された信号出力をこの増幅器の入力端に負帰
還するインピダンス素子と、上記増幅器による電荷検出
時にオンされ且つ上記電荷検出終了時にオフされて前記
インピダンス素子と前記増幅器とが形成する帰還路を開
閉制御するスイッチング素子とを具備してなることを特
徴とする電荷検出装置
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5088174A JPS5838943B2 (ja) | 1974-05-08 | 1974-05-08 | デンカケンシユツソウチ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5088174A JPS5838943B2 (ja) | 1974-05-08 | 1974-05-08 | デンカケンシユツソウチ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS50143472A JPS50143472A (ja) | 1975-11-18 |
JPS5838943B2 true JPS5838943B2 (ja) | 1983-08-26 |
Family
ID=12871057
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5088174A Expired JPS5838943B2 (ja) | 1974-05-08 | 1974-05-08 | デンカケンシユツソウチ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5838943B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3032332A1 (de) * | 1980-08-27 | 1982-04-08 | Siemens AG, 1000 Berlin und 8000 München | Ausgangsstufe einer monolithisch integrierten ladu ngsverschiebeanordnung |
-
1974
- 1974-05-08 JP JP5088174A patent/JPS5838943B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS50143472A (ja) | 1975-11-18 |
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