JPS5835425B2 - 回線速度制御方式 - Google Patents
回線速度制御方式Info
- Publication number
- JPS5835425B2 JPS5835425B2 JP54075579A JP7557979A JPS5835425B2 JP S5835425 B2 JPS5835425 B2 JP S5835425B2 JP 54075579 A JP54075579 A JP 54075579A JP 7557979 A JP7557979 A JP 7557979A JP S5835425 B2 JPS5835425 B2 JP S5835425B2
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- JP
- Japan
- Prior art keywords
- register
- line speed
- character
- clock
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
Description
【発明の詳細な説明】
本発明は回線速度制御方式に関するものである。
テレックス交換のように歴史の古い交換網においては回
線速度だけを見ても５０ビット／秒、７５ビット／秒、
１００ビット／秒、１１０ビット／秒、１３４．５ビッ
ト／秒、１５０ビット／秒２００ビット／秒、３００ビ
ット／秒・・・というように種々の通信速度が存在する
ので通信装置はこれらのすべてに対処しなければならな
い。
線速度だけを見ても５０ビット／秒、７５ビット／秒、
１００ビット／秒、１１０ビット／秒、１３４．５ビッ
ト／秒、１５０ビット／秒２００ビット／秒、３００ビ
ット／秒・・・というように種々の通信速度が存在する
ので通信装置はこれらのすべてに対処しなければならな
い。
か＼る場合において大規模交換局においては各速度に応
じたハードウェアを準備することは可能であるが、小規
模局においては呼量に比べ文字分解組立回路が多くなり
コスト的に不利である。
じたハードウェアを準備することは可能であるが、小規
模局においては呼量に比べ文字分解組立回路が多くなり
コスト的に不利である。
また回線速度を意識せずに交換できる方式として入回線
の状態を多点サンプルしてその状態を忠実に出回線に送
出するサンプル交換方式も存在するがこの場合も電文に
先立って選択信号（接続先指定情報）を識別する必要が
あり回線速度に応じた動作が必要となる。
の状態を多点サンプルしてその状態を忠実に出回線に送
出するサンプル交換方式も存在するがこの場合も電文に
先立って選択信号（接続先指定情報）を識別する必要が
あり回線速度に応じた動作が必要となる。
一方において電文の送受信時間に比べて選択信号の送受
信時間が短かいため選択信号の送受信回路は少くてよい
。
信時間が短かいため選択信号の送受信回路は少くてよい
。
これらの事情に基づいて通信制御装置に用いられる回線
速度制御方式としては次のごとき方式が提案されている
。
速度制御方式としては次のごとき方式が提案されている
。
すなわちその１つの方式は回線速度対応に送受信回路を
有し扱う回線速度に応じて送受信回路を選択して処理す
る方式であり第２の方式は取扱う回線速度（周期）の最
小公倍数を周期として走査するテーブルを用意しそのテ
ーブルに一定の間隔でアクティビティフラグをたて同テ
ーブルを走査したときアクティビティフラグを検出する
時刻を回線速度決定の基本クロックとする方式である。
有し扱う回線速度に応じて送受信回路を選択して処理す
る方式であり第２の方式は取扱う回線速度（周期）の最
小公倍数を周期として走査するテーブルを用意しそのテ
ーブルに一定の間隔でアクティビティフラグをたて同テ
ーブルを走査したときアクティビティフラグを検出する
時刻を回線速度決定の基本クロックとする方式である。
しかし前者の方式においてはハード量が多く特に小規模
局には不利であり後者の方式はハード量が多く特殊な回
線速度の処理が困難であるという欠点を有する。
局には不利であり後者の方式はハード量が多く特殊な回
線速度の処理が困難であるという欠点を有する。
本発明の目的は小規模局に対しても容易に適用しうる簡
単にして且つ有効な回線速度制御方式を提供することに
ある。
単にして且つ有効な回線速度制御方式を提供することに
ある。
この目的を遠戚するため本発明にか＼る回線速度制御方
式は、ビット直列で受信した情報を複数ビット１文字と
じて組立およびまたは複数ビットからなる１文字をビッ
ト直列に分解して送信する通信制御装置において、クロ
ック発振器と、ソフトウェア制御によりその初期値の設
定されるレジスタと、該レジスタの情報を逐次歩進する
歩進器と、前記レジスタの内容が特定の値になったこと
を検出する検出器と、該検出器の出力を基本クロックと
して回線速度をきめる文字組立分解回路とを具備し、前
記レジスタの前記初期値を回線の速度に応じて可変とす
ることにより前記基本クロックの繰返周波数を可変とし
て１つの前記文字組立分解回路に速度の異なる回線を収
容したことを特徴とするものである。
式は、ビット直列で受信した情報を複数ビット１文字と
じて組立およびまたは複数ビットからなる１文字をビッ
ト直列に分解して送信する通信制御装置において、クロ
ック発振器と、ソフトウェア制御によりその初期値の設
定されるレジスタと、該レジスタの情報を逐次歩進する
歩進器と、前記レジスタの内容が特定の値になったこと
を検出する検出器と、該検出器の出力を基本クロックと
して回線速度をきめる文字組立分解回路とを具備し、前
記レジスタの前記初期値を回線の速度に応じて可変とす
ることにより前記基本クロックの繰返周波数を可変とし
て１つの前記文字組立分解回路に速度の異なる回線を収
容したことを特徴とするものである。
以下本発明にか５る回線速度制御方式の実施例について
図面により詳細に説明する。
図面により詳細に説明する。
第１図は本発明にか５る方式の要部を示すブロック図で
あり、第２図は他の実施例について方式の要部を示すブ
ロック図である。
あり、第２図は他の実施例について方式の要部を示すブ
ロック図である。
第１図のごとく本発明にか＼る方式の要部はクロック発
振器１とクロック発振器に接続されるレジスタ２と、レ
ジスタ２に接続される歩進器３と、歩進器３に接続され
る検出器４と、検出器４の出力により割込みをかけられ
レジスタの初期値を設定するプロセッサ５と、検出器４
の出力に接続される文字組立分解回路６により構成され
文字組立分解回路６は交換スイッチ１０に接続され且つ
交換スイッチ１０は走査回路１１を介してプロセッサ５
に接続される。
振器１とクロック発振器に接続されるレジスタ２と、レ
ジスタ２に接続される歩進器３と、歩進器３に接続され
る検出器４と、検出器４の出力により割込みをかけられ
レジスタの初期値を設定するプロセッサ５と、検出器４
の出力に接続される文字組立分解回路６により構成され
文字組立分解回路６は交換スイッチ１０に接続され且つ
交換スイッチ１０は走査回路１１を介してプロセッサ５
に接続される。
尚第１図の回路においてレジスタ２の初期値は回線の速
度に対応してソフトウェア制御により設定されるもので
ありレジスタ２の内容は歩進器３により逐次歩進され、
レジスタ２の内容が特定の値になったときに検出器４が
これを検出してオーバーフローパルスを文字組立分解回
路６に供給するとともにオーバーフローパルスによりプ
ロセッサに割込みをかける。
度に対応してソフトウェア制御により設定されるもので
ありレジスタ２の内容は歩進器３により逐次歩進され、
レジスタ２の内容が特定の値になったときに検出器４が
これを検出してオーバーフローパルスを文字組立分解回
路６に供給するとともにオーバーフローパルスによりプ
ロセッサに割込みをかける。
尚交換スイッチ１０は他局の交換スイッチ２０に接続さ
れる。
れる。
第１図のごとく構成された回路において、クロック発振
器１の出力パルスは歩進器３においてレジスタ２に初期
設定された内容からカウントを開始され、レジスタ２の
内容が一定値に達すると検出器４はオーバーフローパル
スを検出して文字組立分解回路６にクロックパルスを１
つ入力する。
器１の出力パルスは歩進器３においてレジスタ２に初期
設定された内容からカウントを開始され、レジスタ２の
内容が一定値に達すると検出器４はオーバーフローパル
スを検出して文字組立分解回路６にクロックパルスを１
つ入力する。
これが基本クロックパルスとなる。
プロセッサ５にオーバーフローパルスにより割込みをか
けレジスタ２を再度初期設定する。
けレジスタ２を再度初期設定する。
前記オーバーフローパルスの発生と初期設定を繰返すこ
とにより一定周期の基本パルスを文字組立分解回路６に
供給できる。
とにより一定周期の基本パルスを文字組立分解回路６に
供給できる。
なおプロセッサ５の初期設定値をソフトウェア制御によ
り変更することにより前記基本パルスの周期は可変とな
る。
り変更することにより前記基本パルスの周期は可変とな
る。
文字組立分解回路は外部から供給される前記基本パルス
の周期によって取扱う回線速度が決定される。
の周期によって取扱う回線速度が決定される。
次に第１図にて説明した回線速度制御方式とは異なる他
の実施例について第２図により説明をする。
の実施例について第２図により説明をする。
第２図のごとく本発明にかかる方式の要部は第１図にて
示した本発明にかかる回線速度制御方式のブロック図に
対して定数レジスタ１２を追加し構成したもので、検出
器４がオーバーフローを検出した時、プロセッサ５の介
入なく、定数レジスタ１２の内容をワーキングレジスタ
２にセットする。
示した本発明にかかる回線速度制御方式のブロック図に
対して定数レジスタ１２を追加し構成したもので、検出
器４がオーバーフローを検出した時、プロセッサ５の介
入なく、定数レジスタ１２の内容をワーキングレジスタ
２にセットする。
プロセッサ５は最初に１回定数レジスタにセットするの
みで良く、処理負荷が軽減される。
みで良く、処理負荷が軽減される。
尚第１図および第２図において文字組立分解回路６は交
換ネットワーク１０を介して加入者Ａもしくは他の交換
ネットワーク２０に接続される。
換ネットワーク１０を介して加入者Ａもしくは他の交換
ネットワーク２０に接続される。
交換ネットワーク１０とプロセッサ５とは走査回路１１
を介して接続され、加入者Ａが発呼するとプロセッサ５
は加入者Ａを認識してソフトウエア制御により初期設定
を行なうことは勿論である。
を介して接続され、加入者Ａが発呼するとプロセッサ５
は加入者Ａを認識してソフトウエア制御により初期設定
を行なうことは勿論である。
以上詳細に説明したごとく本発明によれば文字組立分解
回路の数は回線速度、種類、数に関係なく呼量により決
定することができ取扱呼量の少ない小規模局、とりわけ
サンプル交換等のごとく少量の文字組立分解回路しか必
要としない局においてはその効果は頗る犬である。
回路の数は回線速度、種類、数に関係なく呼量により決
定することができ取扱呼量の少ない小規模局、とりわけ
サンプル交換等のごとく少量の文字組立分解回路しか必
要としない局においてはその効果は頗る犬である。
第１図は本発明にか＼る回線速度制御方式のフロック図
である。 第２図は本発明にかかる回線速度制御方式の他の実施例
によるブロック図である。 図において１がクロックパルス発振器、２がレジスタ、
３が歩進器、４が検出器、５がフロセッサ、６が文字組
立分解回路、１０および２０が交換ネットワーク、１１
が走査回路、１２が定数レジスタである。
である。 第２図は本発明にかかる回線速度制御方式の他の実施例
によるブロック図である。 図において１がクロックパルス発振器、２がレジスタ、
３が歩進器、４が検出器、５がフロセッサ、６が文字組
立分解回路、１０および２０が交換ネットワーク、１１
が走査回路、１２が定数レジスタである。
Claims (1)
- 【特許請求の範囲】 １ ビット直列で受信した情報を複数ビット１文字とし
て組立ておよびまたは複数ビットからなる１文字をビッ
ト直列に分解して送信する通信制御装置において、クロ
ック発振器と、ソフトウェア制御によりその初期値の設
定されるレジスタと、該レジスタの情報を逐次歩進する
歩進器と、前記レジスタの内容が特定の値になったこと
を検出する検出器と、該検出器の出力を基本クロックと
して回線速度をきめる文字組立分解回路とを具備し、前
記レジスタの前記初期値を回線の速度に応じて可変とす
ることにより前記基本クロックの繰返周波数を可変とし
て１つの前記文字組立分解回路に速度の異なる回線を収
容したことを特徴とする回線速度制御方式。 ２ ビット直列で受信した情報を複数ビット１文字とし
て組立ておよびまたは複数ビットからなる１文字をビッ
ト直列に分割して送信する通信制御装置において、クロ
ック発振器と、ソフトウェア制御により最初に一回その
初期値の設定される定数レジスタと、該定数レジスタの
内容を基本クロックによりセットするワーキングレジス
タと、該ワーキングレジスタの情報を逐次歩進する歩進
器と、前記レジスタの内容が特定の値になったことを検
出する検出器と、該検出器の出力を基本クロックとして
回線速度をきめる文字組立分解回路とを具備し、前記定
数レジスタの前記初期値を回線の速度に応じて可変とす
ることにより前記基本クロックの繰返周波数を可変とし
て１つの前記文字組立分解回路に速度の異なる回線を収
容したことを特徴とする回線速度制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54075579A JPS5835425B2 (ja) | 1979-06-18 | 1979-06-18 | 回線速度制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54075579A JPS5835425B2 (ja) | 1979-06-18 | 1979-06-18 | 回線速度制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56760A JPS56760A (en) | 1981-01-07 |
| JPS5835425B2 true JPS5835425B2 (ja) | 1983-08-02 |
Family
ID=13580234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54075579A Expired JPS5835425B2 (ja) | 1979-06-18 | 1979-06-18 | 回線速度制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835425B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH054607Y2 (ja) * | 1985-07-04 | 1993-02-04 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58140840A (ja) * | 1982-02-15 | 1983-08-20 | Hitachi Ltd | ボ−レ−トコントロ−ル装置 |
| US6453758B1 (en) | 1999-06-11 | 2002-09-24 | Msp Corporation | Efficient high-productivity cascade impactors |
| US6595368B2 (en) | 2000-12-08 | 2003-07-22 | Msp Corporation | Pre-separator for inlets of cascade impactors |
| JP6609168B2 (ja) | 2015-11-13 | 2019-11-20 | 株式会社Ｉｈｉ | バルブアクチュエータ |
-
1979
- 1979-06-18 JP JP54075579A patent/JPS5835425B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH054607Y2 (ja) * | 1985-07-04 | 1993-02-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56760A (en) | 1981-01-07 |
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