JPS5834931B2 - ハンドウタイヘノフジユンブツドウニユウホウ - Google Patents

ハンドウタイヘノフジユンブツドウニユウホウ

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JPS5834931B2
JPS5834931B2 JP50129646A JP12964675A JPS5834931B2 JP S5834931 B2 JPS5834931 B2 JP S5834931B2 JP 50129646 A JP50129646 A JP 50129646A JP 12964675 A JP12964675 A JP 12964675A JP S5834931 B2 JPS5834931 B2 JP S5834931B2
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channeling
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semiconductor
region
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英雄 窪田
誠一 渡辺
靖夫 林
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Description

【発明の詳細な説明】 本発明は半導体への不純物導入法に関するものであって
、特にイオン注入における部分チャンネリング現象を利
用することにより半導体装置に所望の不純物の分布を得
んとするものである。
半導体装置の一例として半導体可変容量素子に本発明に
適用した例を示す。
これにより、高耐圧特性を有し且つ、電圧・容量特性に
おいて利用可能領域即ち非線型性の小さい領域を広く得
ることができ且つその特性の再現性も非常に良いものが
得られた。
高耐性且つ、可変容量特性の優れた半導体可変容量素子
として、高濃度埋め込み領域を有する素子が本出願人に
よって提案された（特公昭４２２１９８、特許第５４０
８６５号）。
この素子は第１図に示す如く、例えばＮ形の比較的低い
不純物濃度を有するシリコン基体１にこれより高い濃度
を有するＮ形の高濃度埋め込み領域２が形成され、この
高濃度埋め込み領域２上に跨って、他の導電形即ち、Ｐ
形の半導体領域３が形成されてなる。
基体１の領域３を有する側とは反対側には必要に応じて
高不純物濃度のＮ形の半導体層４が設けられ、これに一
方の電極即ち、カソード電極５がオーミックに被着され
、又、基体１の他方の面の領域３上にオーミックに他方
の電極即ち、アノード電極６が被着されている。
このような構所を有する半導体可変容量素子に於ては、
その高濃度埋め込み領域２の深さ方向の濃度プロファイ
ルはその可変容量特性に大きな影響を及ぼすことが知ら
れている。
例えば可変容量素子として低電圧印加時の容量を犬とな
し、しかも空乏層が領域２と領域１との境界附近に広が
った状態での可変容量特性の非線型性を小さくするため
には領域２の領域３と接する附近の濃度を領域１の濃度
に対し数倍程度以上に犬とすると共に、領域２と領域１
とが接する附近の濃度変化をなだらかにすることが要求
される。
このため、領域２の濃度プロファイルの領域３から遠去
かる側の濃度プロファイルは、通常の拡散によって得ら
れる濃度プロファイル（ガウス分布等）に比らべて領域
２と領域１との境界附近に於いて数倍程度高いことが要
求される。
このような濃度プロファイルを形成するためには熱拡散
工程を２回行うとか、イオン注入法を用いて最初ランダ
ムに不純物イオンを打ち込み、その後、チャンネリング
効果を利用して再度不純物イオンの打ち込みを行う等の
方法が採られる。
製造技術的観点に立つと、前者の方法では、その製造方
法が複雑でしかも、濃度プロファイルの制御を高精度に
行い難く、均一な特性を有するこの種、半導体可変容量
素子を製造し難く、又、後者の方法に於ても、実際上、
この素子を製造する場合、一枚のウェファ−に多数の素
子を同時に形成する方法がとられるものであり、イオン
注入の角度がウェファ−の各部で異ってくるがために、
ウェファ−上の各部の素子の特性が不均一になるという
欠点がある。
更に詳細に説明するなら、多数の素子を共通のウェファ
−上に同時に配列形成せんとする場合、不純物イオンを
注入するに際してウェファ−の中央部と周辺部、更に周
辺部に於ける一端と他端とではイオンの打ち込み角（注
入角）が異なることによって、その打ち込まれた不純物
イオンの濃度プロファイルにはばらつきが生じ、例えば
イオンビームを水平・垂直走査即ち、いわゆるＸ−Ｙス
キャニング方式で行う場合、シリコンウェファ−の直径
が５ｏｍｍであるとすると、普通用いられる装置に於て
は、このウェファ−のＸ方向の上端と下端、又、Ｙ方向
の左端と右端との間ではイオン注入角が２．５〜３°程
度異って来る。
言い換えれば、イオン注入に際して、チャンネリング効
果を利用せんとしても、そのチャンネリング効果が、そ
のウェファ−の各部に於て、異って来てしまう。
これがため、イオン注入後に測定した活性化された不純
物の濃度分布をみると、ウェファ−上の各位置により、
その不純物濃度のプロファイルが異って来る。
またその位置に応じて、可変容量素子の電床・容量特性
にもばらつきが生じていることがイつかる。
そして、このようなばらつきをなくすためには、チャン
ネリング効果の全く起らない方向からイオンを打ち込む
か、１５００Å以上の厚さを有するＳ ｒ ０２膜を介
して、イオンの打ち込みを行う等の方法が考えられるが
、このような方法では、打ち込まれた不純物濃度分布は
ガウス分布を有して、前述したように領域３とは遠ざか
る方向に於て、高い濃度を有する埋め込み領域を形成す
ることが出来ないために可変容量特性に非線型性が大き
くなってしまう。
即ち、所望の特性のものが得られない。
本発明はこのような欠点がなく、耐圧が高く、可変容量
特性が非線型線の小さい可変容量素子を簡単に生産性良
く、且つ、均一な特性をもって製造することの出来る半
動体可変容量素子の製造方法を提供せんとするものであ
る。
即ち、本発明に於ては、第１図に示した高濃度埋め込み
領域を有する構成の半導体可変容量素子を得るにその高
濃度埋め込み領域を形成するに際し、イオン注入法を適
用し、特にこのイオン注入に際して、基体に非晶質薄膜
を被着し、その薄膜の厚みをその薄膜材料中の之に注入
されるイオンの飛程（Ｒｐ ）の１〜１５％の厚みとし
、この薄膜を介して、特殊な方向から不純物イオンの注
入を行う。
斯くすることによって、高濃度埋め込み領域の不純物濃
度分布を所望の分布となし、可変容量特性の非線型性の
小さい半導体可変容量素子を得る。
第２図を参照して、本発明の一例を詳細に説明しよう。
先ず、第２図Ａに示す如く主面が（１１１）面であって
、ｌＸｌ０−３〜３Ｘ１０−３Ω動程度の比抵抗を有す
るＮ形のシリコンサブストレイト１０を設け、これの−
Ｌに１．０Ωｃｘ価度の比抵抗を有するＮ形のシリコン
の層１１を３．０μｎ１程度の厚味をもってエビクキシ
ャル成長したシリコン基体（ウェファ−）１２を用意す
る。
次に第２図Ｂに示す如く、この基体１２の半導体層１１
上に１．５〜２．０μｍ程度の犬なる厚味を有し、一部
に窓１３ａ 、１３ｂを有する酸化シリコンＳ ｉ０２
膜１４を周知の技術例えば化学的気相成長法若しくは、
熱酸化法によって形成するか、或いはこの膜１４を全面
的に形成し、その後選択的にフォトエツチングすること
によって、窓１３ａ、１３ｂを穿設する。
窓１３ａは、容量素子の形成される部分であり、窓１３
ｂは、その周囲にあって窓１３ａをとり囲む環状の窓で
あり、素子のスクライブ線近傍に形成される。
そして、この窓１３ａ、１３ｂを通じて露呈する基体１
２の半導体１１の表面に例えば基体１２を酸化雰囲気中
で９００℃、４５分の熱処理にかる熱酸化によって２０
０人程鹿の薄い酸化シリコンＳ １０２膜１５ａ。
１５ｂを形成する。
次に第２図Ｃに示す如く、気相成長層１１にＮ形の不純
物を後述する所定方向からイオン注入法によって打ち込
む。
例えば燐（３１Ｐ″−＋）のイオンを４００ＫｅＶで６
Ｘ １０１２Ｃｒｆｔ−２のドーズ量を打ち込むと厚
い酸化膜１４を有する部分に於ては、このイオンが通過
することがなく、薄い酸化膜１５ａ、１５ｂを有する部
分に於てのみ、不純物イオンが通過して、高濃度のＮ形
の領域１６ａ。
１６ｂが選択的に形成される。
所定方向からのイオン注入は、第３図Ａにより説明され
る。
（１１１）面を主面とする様に切り出されたシリコンウ
ェファ−１２に対し、その法線である＜１１１＞軸方向
からθ＝６．６°だけ＜１１２＞軸の方向にはずれた方
向２０から注入を行うのである。
イオンビームをスキャンするための偏向装置を２１で模
型的に示す。
シリコンの様にダイアモンド結晶構造を有する材料は＜
１１０＞軸のチャンネリング現象以外にも低い結晶軸指
標の方向からイオン注入を行うと、チャンネリング現象
が起きる。
ここでこれらを総称して軸チャンネリングを起こす軸と
呼ぶことにする。
＜１１１＞軸方向もそのひとつである。
また通常チャンネリング臨界角と言われる角度以上これ
らの軸からはずれた方向から注入を行うと典型的なチャ
ンネリング現象は起きないと言われている。
そしてその臨界角は、軸方向及び注入エネルギーにより
多少異なるが約４°Ｃである。
しかしながら、〈目」〉軸からのずれ方向は、その注入
される不純物濃度の分布に大きな差をもたらす。
この点については、ジャーナル オブ・アプライド・フ
ィジックス（Ｊ 、 Ａｐｐ ｌ 、 Ｐｈｙｓ）第４
４巻第７号（１９７３年７月）第２９５１〜２９６３ペ
ージに基礎的な研究が発表されている。
本発明は、薄い非晶質の層１５を介して特定の方向から
イオン注入を行い、半導体領域内に所望の不純物分布を
得るものである。
第１実施例 上述の様に２００人の二酸化シリコン（Ｓｉｎ２）薄膜
１５を介して、＜１１１＞軸より＜１１２＞軸の方向に
θ１＝６．６°ずれた方向から燐（３１１１）十つのイ
オンを注入する。
好ましいずれ角（θ１）の範囲は ５°≦θ１く１０゜ である。
θ１が５°より小さくなると、＜１ ｉ ｉ＞軸に特有
の軸チャンネリング現象が顕著になり、所望の不純物（
この場合燐）の分布が得られず、θ１が１０°をこえる
と、今度は＜２２１＞軸に特有の軸チャンネリング現象
が顕著になる。
これは＜１１１＞軸と＜１１２＞軸を含む面内にあって
、第１の軸チャンネリング軸＜１１１＞軸と１５°４８
′の角度をなす第２の軸チャンネリング軸＜２２１＞の
臨界角の中に入る為と思われる。
本発明のずれ角（θ）は隣接するふたつの軸チャンネリ
ング軸の間にあって、両者のチャンネリング臨界角から
はずれた角度（方向）を利用するものである。
第４図に半導体表面からその深さ方向の距離を横軸とし
、不純物濃度（期」ち、アニーリングにて活性化された
後のキャリア濃度に対応する濃度）を縦軸に示すと、本
発明実施例１の分布は曲線ａで示す如く、濃度の最大値
（ピーク）により深さ方向に向ってゆるやかな分布曲線
を得る。
これに対し、軸チャンネリングを起こす＜１１１＞軸方
向あるいはその臨界角内からの注入を行うとＣの曲線が
得られピーク値が深くなると共に、その点から更に深さ
方向の勾配は非常に急しゅんなものとなる。
チャンネリング現象の全くない方向からの分布はｂの曲
線となり、はぼガウス分布に沿い、曲線Ｃと同様に急し
ゅんな勾配を得る。
これはランダムな注入分布と呼ばれる分布曲線である。
このランダム分布は、（１１１＞軸から（１１０）軸へ
６′−７゜傾いた方向からの注入で得たものである。
この実施例１と等価な方向として（１１１）軸方向から
（２１１）軸方向へ０１傾けた方向と、（１１１）軸方
向から（１２１）軸方向へθ１傾けた方向とがある。
第２実施例 シリコンウェファ−１２の主面は、かならずしも（１１
１）面である必要はなく、第３図Ｂの様に、予め、６．
６°だけ（１１１）面から傾いた主面にウェファ−１２
を切り出しておき、この表面に非晶質薄膜１５を被着し
この主面に垂直に不純物イオンを注入しても実施例１と
同様の結果を得る。
要は、（１，１１＞軸と＜１１．２＞軸を含む面内の方
向であって＜１１１．＞軸から上記θ１だけ＜１１２＞
軸方向にずれた方向であることが満足されれば良いので
ある。
第３実施例 第１実施例と同様の非晶質薄膜１５を介して、（１１１
）面あるいはこれかられずかずれた主面を有するシリコ
ン領域に、＜１．１１＞方向から＜１２１＞方向にθ２
だけはずれた方向から不純物イオンを注入する好ましい
θ２の範囲は５°〈θ２く１４゜ である。
これは第１の軸チャンネリング軸＜１１１＞とこれに１
９° ２８′の角度をもって隣接する第２の軸チャンネ
リング軸＜１２１＞との間にあって両者のチャンネリン
グ臨界角をはずれた領域である。
この実施例と特価な方向として、（１１１）方向から（
Ｔｉ２）方向へθ２傾いた方向及び〔１１１〕方向から
（２１１）方向へθ２傾いた方向とがある。
第４実施例 第１実施例と同様の非晶質薄膜１５を介して、４１００
）面あるいはこれられずかずれた主面を有するシリコン
領域に、＜００１＞方向からく＜０１０＞方向にθ３だ
けはずれた方向から不純物イオンを注入する好ましいθ
３の範囲は５°くθ３く１４゜ である。
これは第１の軸チャンネリング軸＜ＯＯＤとこれに約１
９°の角度をもって隣接する第２の軸チャンネリング軸
＜０１３＞との間にあって両者のチャンネリング隣界角
をはずれた領域である。
これと等価な方向として、（００１）方向から〔〒ｏｏ
）方向へθ３傾いた方向、（ｏｏｉ）方向から〔１００
〕方向へθ３傾いた方向とがある。
第５実施例 第１実施例と同様の非晶質薄膜１５を介して、（１１０
）面あるいはこれかられずかずれた主面を有するシリコ
ン領域に、＜１１．０＞方向から＜１１０＞方向に０４
だけはずれた方向から不純物イオンを注入する好ましい
θ４の範囲は５°くθ４く１３゜ である。
これは第１の軸チャンネリング軸〈１１Φとこれに約１
８°の角度をもって隣接する第２の軸チャンネリング軸
＜１２０＞との間にあって両者のチャンネリング隣界角
をはずれた領域であるにれと等価な方向として、（１１
０）方向から（１１０）方向にθ４傾いた方向がある。
第６実施例 第１実施例と同様の非晶質薄膜１５を介して、（１１０
）面あるいはこれかられずかずれた主面を有するシリコ
ン領域に、＜１１０＞方向から（００１，＞方向にθ５
だけはずれた方向から不純物イオンを注入する好ましい
θ、の範囲は５°くθ５く１５゜ である。
これは第１の軸チャンネリング軸＜ １１０＞とこれに
約２０°の角度をもって隣接する第２の軸チャンネリン
グ軸＜２２１＞との間にあって両者のチャンネリング臨
界角をはずれた領域である。
これど特価な方向として（１１０）方向から（００１）
方向にθ５傾いた方向がある。
第７実施例 第１実施例と同様の非晶質薄膜１５を介して、（１１，
２）面あるいはこれかられずかずれた主面を有するシリ
コン領域に、（１１２＞方向から＜１１１＞方向に０６
だけはずれた方向から不純物イオンを注入する好ましい
θ６の範囲は５°くθ６く１４゜ である。
これは第１のチャンネリング軸＜１１２＞とこれに約１
９°の角度をもって隣接する第２の軸チャンネリング軸
＜１１１＞との間にあって両者のチャンネリング臨界角
をはずれた領域である。
第８実施例 第１実施例と同様の非晶質薄膜１５を介して、（１１２
）面あるいはこれかられずかずれた主面を有するシリコ
ン領域に、＜１１２＞方向からく丁〒１〉方向に０７だ
けはずれた方向から不純物イオンを注入する好ましいθ
７の範囲は５°≦θ７≦６゜ である。
これは第１のチャンネリング軸＜１１２＞とこれに約１
１°の角度をもって隣接する第２の軸チャンネリング軸
（１１３）との間にあって両者のチャンネリング臨界角
をはずれた領域である。
これらの実施例で用いた、０１〜θ７をここで部分チャ
ンネリング領域と呼ぶことにする。
以上の各実施例で、非晶質薄膜１５は、化学的気相成長
法（ＣＶＤ法）あるいは熱酸化法によって形成した二酸
化シリコン（ＳｉＯ□）層であったが他の材料、例えば
、非晶質シリコン、窒化シリコンあるいは酸化アルミニ
ウムを化学的気相成長法若しくはスパッタリング法にて
形成して用いても良い。
さらに、半導体表面に不活性元素例えばアルゴン（Ａｒ
）、キセノン（Ｘｅ）、シリコン（Ｓｉ）、ゲルマニウ
ム（Ｇｅ）、酸素（０）、窒素（Ｎ）、炭素（Ｃ）等を
イオン注入し、非晶質薄膜１５とすることもできる。
本発明においては、この非晶質薄膜１５の厚さが重要で
ある。
この点については後に詳述する。この様に、イオン注入
を行った後、燐のアウトディフュージョンを防止する為
非晶質層１５を残したまま、１１００℃の不活性ガス、
例えは窒素（Ｎ２）の雰囲気中で熱拡散を兼ねて約７０
分間アニールする。
この熱拡散の後の燐の不純物分布は第４図の曲線ｄに示
す。
それより低温のアニールでも所望の特性を満す場合は熱
拡散をしなくてもさしつかえない。
次に第２図１）に示す様に、ＳｉＯ□の全面エツチング
により薄い酸化膜１５ａ、１５ｂ及び厚い酸化膜１４の
表面一部を除去する。
これにはフッ化アンモニウムＮＨ４Ｆとフッ化水素ＨＦ
の混液で約２０分処理することにより達成される。
新しいフォトマスクを使ってＳｉＯ□膜の窓を大きくす
る方法に比べて、そのマスクが不要という、いわゆるセ
ルファライン工程となるばかりでなく、可変容量素子の
特性にも良い結果を写える。
このエツチング工程でＮの領域１６ａのＮエピタキシャ
ル層１１とのＬ−Ｈ（低濃度−高濃度）接合が露出され
、次のＰ１肱散の窓１７が形成される。
この部分の拡大図を第２図Ｅに示す。
上述の方法によれば、Ｌ−Ｈ接合の表面端部と、Ｐ十拡
散窓１７の端部との距離ｄが約１〜２μと非常に小さい
値となる。
別のフォトマスクを利用するとその余裕度等の必要性か
らｄは５〜１０μとなるのに比べ、非常に小さく、その
結果、主接合の周辺に形成される寄生容量が減少し、所
望のＣ−■特性からのずれが防止できる。
次に、第２図Ｆに示す如くＮ型の半導体エピタキシャル
層１１の表面及び第２図りの工程で薄くなったＳ ｉ
０２層１４上にＣＶＤ法で第２のＳｉＯ□層２２層形２
し、これにフォトエツチング工程により窓２３ａ 、２
３ｂを形成する。
半導体素子中央の窓２３は、既に形成されている熱酸化
膜１４の−Ｌにくる様にし、第２図りで形成した窓１７
を利用できる様にする。
外側の慾２３ｂは、第２図Ｃで形成した環状のＮ舶載１
６ｂの端をこのＳｉＯ□層２２層形２う様に、Ｎ領域１
６ｂ上に設ける。
両方の５１０２層１４．２２をマスクとして、ボロンＢ
を拡散し、Ｐ領域２４ａ。
２４ｂを形成する。
中央のＰ領域２４ａは、第２図Ｃで形成したＮ 領域１
６ａをおおう様に拡散され、そこに主接合Ｎ −Ｐ
接合を連成する。
この主接合の、半導体表面からの深さは０．３μｍであ
る。
ボロンの不純物濃度分布を第４図にＰ”−として示す。
全体として、Ｐ −■−Ｎ −Ｎ十 Ｎ構造の可変容量ダイオードとなる。
第２図Ｆは、宗族した可変容量素子を示し、ＳｉＯ□層
２５、即ち１４と２２のＳｉＯ□ｉＯ□安定化の為の窒
化シリコン層２６を約１ｏｏｏ人の厚さに形成し、その
上の５Ｉ０２（図示せず）のマスクに選択エツチングし
て電極窓あけを行い、上面金属層２７ａ 、２７ｂを例
えばアルミニウム（Ａｌ）の蒸着により形成し、これを
所定の電極パターンとする。
中央の電極層２７ａはＰ 領域２４ａにオーミックに接
続され電極のひとつとなる。
環状の金属層２７ｂは周辺の環状領域２４ｂにオーミッ
ク接続し、絶縁層２５．２６上に延びてその上かＩｚＮ
領域１６ｂの内周端上をおおうが電気的には浮いた状
態とされる。
この外周金属層２７ｂは、素子の信頼性を向上させる為
に作用する。
半導体基板１０の下面には金（Ａｕ）層２８が蒸着され
他の電極となる。
電極２７ａ 、２８に外部端子Ｔ１．Ｔ２が接続され、
所定の入力信号の供給及び出力信号の導出がなされる。
この様にして作られた可変容量素子の特性についての説
明を番５、第６、第７図によって行う。
、まず、第５図は横軸に半導体表向から深さ方向の距離
（μｍ）、縦軸に不純物濃度即ちキャリア濃度（１）を
とって、イオン注入によるＮ層１６ａの不純物濃度をと
ったものである。
実線ａと同じく燐のイオン注入を本発明の部分チャンネ
リングによって形成し、単に活性化の為９００℃でアニ
ールした場合、実線ｄは第４図ｄと同じく１１００℃で
活性化の為のアニールと熱拡散とを兼ねた工程の後の不
純物分布を示す。
破線すは第４図すと同じ＜＜１１１＞軸から＜１１０＞
方向に６°〜７°傾けて得たランダム分布を活性化した
もので、破線Ｃはこれを１１００℃で同様に熱拡散させ
た後の分布である。
第６図は、第５図の曲線ｄとｅとの両分布を有する可変
容量素子の端子Ｔ１．Ｔ２に現われる電圧容量特性でｆ
は本発明、即ち第５図の曲線ｄを有する素子、ｇはラン
ダム分布、即ち第５図曲線ｅを有する素子に幻応させで
ある。
両者の比較から、対数で電圧（横軸）と容量（縦軸）を
表現したとき、本発明の非線型性の小さいことがわかる
６更に、この容量の非線型性の評価法として電圧容量曲
線の両対数プロット上の傾きの絶対値ｍを用いて両者を
比較し第７図に示す。
実験的経験から定められた設計目標の最大許容値を第７
図に点線１１で示す。
実線ｋ、破線ｌは第６図の実線ｆの破線ｇにそれぞれ対
応する。
これから、本発明の素子の特性曲線には許容範囲に入っ
ており優れているものであることが明確に示される。
一方ランダム分布の特性りは許容範囲をこえていること
も明白である。
本発明はこの様に部分チャンネリングを利用することに
より、１回のしかも同一角度からのイオン注入により、
優れた特性を示すキャリア濃度を得ることができる。
第２図Ｂで半導体表面に形成する非晶質薄膜１５ａ、１
５ｂの厚さも重要であることは、既に触れた。
第８図〜１２図を用いて、この点につき詳説する。
第８図は、非晶質薄膜を用いない場合、第９図は１００
人厚みのＳｉＯ□薄膜を用いた場合、第１０図は２００
人厚みの５ｉｎ２薄膜を用いた場合、第１１図は５６０
人厚みのＳｉＯ２薄膜を用いた場合、そして第１２図は
９７０Ａと厚いＳｉＯ□膜を用いた場合で、他の条件例
えば注入方向は、本発明実施例１と同様の方法で燐を注
入したときの不純物分布をそれぞれ示す。
第８図の例は２曲線の間にある矢印（↓）で示される範
囲に分布のばらつきがあり、実用的なものではなかった
。
このばらつきは、同一ウェファ−の各部分（中央・上下
・左右の各部分）に、現われたものである。
これに対し第９，１０図のばらつきは、多少残ってはい
るが非常に小いものであって十分実用の範囲にあること
がわかった。
一方策１１図は、そのばらつきが極めて小く、本発明の
特徴とする部分チャンネリング現象は小さくなってきて
いる。
第１２図は部分チャンネリング現象が殆んど現われず、
目的とする特性が得られなかった。
これらの結果より、非晶質薄膜１５の厚さＴは ５０人≦Ｔ≦６００人 の範囲が好ましく、これより薄いと、分布にばらつきが
大きすぎ、これより厚いと部分チャンネリング効果が殺
されてしまうことがわかった。
他の非晶質薄膜についても同様のことがいえる。
逆に、ランダム分布を与える様な方向からイオン注入を
行い、この範囲の薄い５１０２層を用し）るとかえって
、ＳｉＯ□のないときに比べてばらつきが増加する。
このことから、部分チャンネリングの利用と、薄い非晶
質膜との間には密接な関係があるものと思われる。
非晶質薄膜の厚みについては、次の様に言うこともでき
る。
非晶質膜内に、イオンを所定エネルギーで注入したとな
の表面から最大濃度となる点までの距離即ち飛程をＲｐ
としたとき、本発明に好ましい非晶質薄膜の厚みＴは ０．０１・Ｒｐ＜Ｔ２Ｏ，１５・Ｒ，ｐ である。
Ｒｐの１係より薄い層では、注入不純物濃度分布のばら
つきを小にすることが難しく、１５係をこえると、本発
明の部分チャンネリング効果が非常に小さくなってしま
う。
本発明の実施例においては、結晶軸、面を特定した表現
をしているが、これらと等価な結晶軸、面においても同
様に本発明を利用できることは言う迄もない。
本発明はダイヤモンド型（シリコン又はゲルマニウム）
或いは閃亜鉛鋼型（ＧａＡｓ又はＧａＰ等）の２つの構
造を有する結晶の半導体領域上に非晶質薄層を形成して
該層を通して上記半導体内に不純物イオンを注入するに
際し、その厚みをその層内で飛程Ｒｐの１−％以−Ｌか
ら１５％以下とする工程、ついで＜００１＞、＜０１１
＞、＜１１１＞及び＜１１２＞の何れかの第１の低指数
方向と、之と約２０’以内にある（１２３＞以下の低指
数を有する第２の方向との間にあって且つ両指数方向の
チャンネリング臨界角の外側にあり、（００１）。
（０１１）及び（１１１）の何れかの面にほぼ平行な方
向から不純物イオンを注入し、上記半導体領域内にその
濃度ピークをもつようにする工程とを有する半導体への
不純物導入法である。
第１実施例及び第２実施例においては、＜１１１＞軸と
、（１１２＞軸を含む面（１１０）面に平行な方向から
イオン注入しているのでこの（１１０）の面チャンネリ
ングが存在する。
第３実施例では＜１１１＞軸と、＜１２１＞軸を含む（
１１０）面と平向な方向からイオン注入するので、その
（１１０）の面チャンネリングが存在する。
第４実施例では＜００１＞軸と、＜０１０＞軸を含む（
１００）面と平行な方向からイオン注入するので、その
（１００）の面チャンネリング存在する。
第５実施例では＜１１０＞軸と＜１１０＞軸を含む（１
００）面に平行な方向からイオン注入を行うのでその（
１００）の両チャンネリングが存在する。
第６実施例では、（１，１０＞軸と、句０１＞軸を含む
（１１０）面に平行な方向からイオン注入するのでその
（１１０）の面チャンネリングが存在する。
第７実施例では、＜１１．２＞軸と、＜１１１＞軸を含
む（１］、 Ｏ）面に平行な方向からイオン注入をする
のでその（１１０）の面チャンネリングが存在する。
第８実施例では、＜１１２＞軸と、＜１１１＞軸を含む
（１，１０）面と平行な方向からイオン注入するのでそ
の（１１０）の面チャンネリングが存在する。
＜１２３＞以下の低指数とは、＜００１＞。
＜０１１＞、＜０１２＞、＜０１３＞、＜０２３＞。
＜１１１＞、＜１１２＞、＜１．２２＞、＜１２３＞及
び之と特価な指標のことである。
尚、注入イオンは燐に限らず、他のイオンにおいても、
適宜注入エネルギーを選択して用いることができる。
更に、本発明の注入法は可変容量素子に限らず、絶縁ゲ
ート型ＦＥＴ、バイポーラトランジスタ、ＩＣ等におい
ても応用可能なものである。
【図面の簡単な説明】
第１図は本発明の説明に供する半導体可変容量素子の拡
大断面図、第２図は本発明方法の一例を示す工程図、第
３図Ａ及びＢは夫々そのイオン注入の説明図、第４図は
不純物濃度分布曲線、第５図ないし第１１図は本発明方
法の濃度プロファイル、第１２図はその比較のための濃
度プロファイルである。 １２は半導体基体、１０はそのサブストレイト、１１は
その半導体層、１５ａ及び１５ｂは非晶質薄膜である。

Claims (1)

  1. 【特許請求の範囲】 １（ａ）半導体結晶−Ｌに、非晶質薄膜層を形成してそ
    の厚みをその層内での打込まれるイオンの飛程（ＲＰ）
    の１〜１５％とする工程 （ｂ） 上記半導体結晶の第１低軸指数方向と之と２
    ０’以内の角度で交る第２低軸指数方向との中間であっ
    て、上記両軸指数方向のチャンネリグ臨界角の外側の方
    向から、イオンを注入し、上記半導体結晶内にその濃度
    ピークをもつ様にする工程 とを有する半導体への不純物導入法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01208388A (ja) * 1987-12-03 1989-08-22 Ireco Inc エマルジョン爆薬物の製造方法及び包装済みエマルジョン爆薬物
JPH0350199B2 (ja) * 1983-06-27 1991-07-31 Keisuke Shigemitsu

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2351082A1 (fr) * 1976-05-11 1977-12-09 Rhone Poulenc Ind Procede de fabrication d'acide terephtalique a partir de terephtalate dipotassique, realisation en deux etages
DE2833319C2 (de) * 1978-07-29 1982-10-07 Philips Patentverwaltung Gmbh, 2000 Hamburg Kapazitätsdiode
JP2597976B2 (ja) * 1985-03-27 1997-04-09 株式会社東芝 半導体装置及びその製造方法
JPS61178268U (ja) * 1985-04-24 1986-11-07
JPH0831428B2 (ja) * 1985-06-20 1996-03-27 住友電気工業株式会社 結晶へのイオン注入方法
JPH04343479A (ja) * 1991-05-21 1992-11-30 Nec Yamagata Ltd 可変容量ダイオード
EP1139434A3 (en) 2000-03-29 2003-12-10 Tyco Electronics Corporation Variable capacity diode with hyperabrubt junction profile

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0350199B2 (ja) * 1983-06-27 1991-07-31 Keisuke Shigemitsu
JPH01208388A (ja) * 1987-12-03 1989-08-22 Ireco Inc エマルジョン爆薬物の製造方法及び包装済みエマルジョン爆薬物

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