JPS5832445A - 集積回路装置及びその製造方法 - Google Patents
集積回路装置及びその製造方法Info
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- JPS5832445A JPS5832445A JP13054281A JP13054281A JPS5832445A JP S5832445 A JPS5832445 A JP S5832445A JP 13054281 A JP13054281 A JP 13054281A JP 13054281 A JP13054281 A JP 13054281A JP S5832445 A JPS5832445 A JP S5832445A
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- 238000000034 method Methods 0.000 claims abstract description 11
- 229910052782 aluminium Inorganic materials 0.000 claims description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 14
- 210000004027 cell Anatomy 0.000 claims 5
- 210000002421 cell wall Anatomy 0.000 claims 1
- 238000007740 vapor deposition Methods 0.000 claims 1
- 238000012545 processing Methods 0.000 abstract description 6
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- 229920005591 polysilicon Polymers 0.000 description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路装置及びその製造方法に係り、特に集
積度を上げたとき有効となるマスタ−スライス方式９集
積回路装置とその製造方法に関する。
積度を上げたとき有効となるマスタ−スライス方式９集
積回路装置とその製造方法に関する。
近年、通信装置や計算機等にマスタースライス方式ｐエ
ルニスアイ（ＬＳＩ）が利用されることが多くなった。
ルニスアイ（ＬＳＩ）が利用されることが多くなった。
この利点は、開発期間の短縮を実現すると共に開発コス
トを大巾に下げることである。このようなマスタースラ
イス方式の例としては判開昭５４−９３３７５や特開昭
５５−１６４５３等に記載された技術が代表的なもので
ある。第１図に、コンプリメンタリ・メタル・キサイド
・セミコンダクタ（Ｇす８） ）ランジスタを基本回路
とするマスタースライスの基本セルを示す。ｎ型シリ□
コン基板１上にＰ型つエル層２を形成し、縦方向に走る
ポリシリコン＋ パターン６を形成し、ｎ型ンース・ドレイン層３、ｐ“
−ソース・ドレイン層４の形成、及び表面に酸化膜を形
成して、ソース・ドレイン層コアｆｉクト５１．入カゲ
ートボリシリコン層コンタクト５２を形成する。これに
、ドレイン電圧印加配線（ｖＤＤ）、ソース電圧印加配
線（Ｖｓｓ）アルミニウムパターン７１．７２の形成Ｋ
加、ｔ、コンタクト穴５１．５２間に一定間隔で設け
たアルミニウムガイドライン上にアル１ニウムパターン
を形成することによってＩＣ化をはかる。
トを大巾に下げることである。このようなマスタースラ
イス方式の例としては判開昭５４−９３３７５や特開昭
５５−１６４５３等に記載された技術が代表的なもので
ある。第１図に、コンプリメンタリ・メタル・キサイド
・セミコンダクタ（Ｇす８） ）ランジスタを基本回路
とするマスタースライスの基本セルを示す。ｎ型シリ□
コン基板１上にＰ型つエル層２を形成し、縦方向に走る
ポリシリコン＋ パターン６を形成し、ｎ型ンース・ドレイン層３、ｐ“
−ソース・ドレイン層４の形成、及び表面に酸化膜を形
成して、ソース・ドレイン層コアｆｉクト５１．入カゲ
ートボリシリコン層コンタクト５２を形成する。これに
、ドレイン電圧印加配線（ｖＤＤ）、ソース電圧印加配
線（Ｖｓｓ）アルミニウムパターン７１．７２の形成Ｋ
加、ｔ、コンタクト穴５１．５２間に一定間隔で設け
たアルミニウムガイドライン上にアル１ニウムパターン
を形成することによってＩＣ化をはかる。
このとき、第１図の素子領域の上側及び下側にはアルミ
ニウムパターンが自由に走る配線チャンネルがあり、集
積度すなわち第１−の基本セルの数を増加させると、大
きな配線チャンネルを必要とする。すなわち縦方向の寸
法が大きくなる。又、第１図でポリシリコン層６人はト
ランジスタのゲートポリシリコン層である。左の２個と
異なり上から下側への配線チャンネル間へのフィードス
ルー線として利用され、ＩＣ化すべき回路のランダム性
が強いとこの数が増加する。従来のマスタースライス方
式の構造は第２図に示すように、入出力バラフッ部２１
を周辺に配し、入出力配線領域２３をこの内側にとり、
第１図に示す配線チャンネルとフィードスルーとを含む
基本セル２０を横にα個、縦にβ個規則的に配置（Ａｔ
□乃至騨）シて構成された。
ニウムパターンが自由に走る配線チャンネルがあり、集
積度すなわち第１−の基本セルの数を増加させると、大
きな配線チャンネルを必要とする。すなわち縦方向の寸
法が大きくなる。又、第１図でポリシリコン層６人はト
ランジスタのゲートポリシリコン層である。左の２個と
異なり上から下側への配線チャンネル間へのフィードス
ルー線として利用され、ＩＣ化すべき回路のランダム性
が強いとこの数が増加する。従来のマスタースライス方
式の構造は第２図に示すように、入出力バラフッ部２１
を周辺に配し、入出力配線領域２３をこの内側にとり、
第１図に示す配線チャンネルとフィードスルーとを含む
基本セル２０を横にα個、縦にβ個規則的に配置（Ａｔ
□乃至騨）シて構成された。
しかしながら、かかる構造では、全体の基本セル数が増
えたとき、配線チャンネルやフィートスルー線の増加を
生み、このため基本セル、２００寸法が太き（なり、基
本セル数の増加をはばむ原因となり、計算機による結線
処理に際してのメモリ制約上から計算機を利用不可能と
してしまう。
えたとき、配線チャンネルやフィートスルー線の増加を
生み、このため基本セル、２００寸法が太き（なり、基
本セル数の増加をはばむ原因となり、計算機による結線
処理に際してのメモリ制約上から計算機を利用不可能と
してしまう。
本発明の目的は、従来の欠点である全体の配線チャンネ
ルの有効利用率を上げ、もって大規模化したときの計算
機処理の制約をなくする構造を有する集積回路ｉ置及び
その製造方法を提供することにある。
ルの有効利用率を上げ、もって大規模化したときの計算
機処理の制約をなくする構造を有する集積回路ｉ置及び
その製造方法を提供することにある。
本発明のうち第１番目の発明は、素子形成部と配線チャ
ンネル部とフィードスル一部とからなる基本セルが規則
的に配置された集積回路装置において前記基本セルを横
に２つ以上、縦に２つ以上配列してできる基本セル群の
周囲に、さらに配線チャンネル部が設けられ、蚊基本セ
ル餠を縦及び横に各々２つ以上配列してなることを特徴
とする集積回路装置である。
ンネル部とフィードスル一部とからなる基本セルが規則
的に配置された集積回路装置において前記基本セルを横
に２つ以上、縦に２つ以上配列してできる基本セル群の
周囲に、さらに配線チャンネル部が設けられ、蚊基本セ
ル餠を縦及び横に各々２つ以上配列してなることを特徴
とする集積回路装置である。
第２番目の発明は、素子形成部と配線チャンネル部とフ
ィードスル一部とからなる複数の基本セルを含む基本セ
ル群を規則的に配置する集積回路装置の製造方法におい
てアルミニウム導電膜を蒸着形成する工程と、前記基本
セル群内にある誼アルミニウム導電膜をパターン形成す
る工程を、該基本セル群の周囲にある誼アルミニウム導
電膜をパターン形成する工程とを含む集積回路装置の製
造方法である。
ィードスル一部とからなる複数の基本セルを含む基本セ
ル群を規則的に配置する集積回路装置の製造方法におい
てアルミニウム導電膜を蒸着形成する工程と、前記基本
セル群内にある誼アルミニウム導電膜をパターン形成す
る工程を、該基本セル群の周囲にある誼アルミニウム導
電膜をパターン形成する工程とを含む集積回路装置の製
造方法である。
次に図面を参照して、本発明の詳細な説明する。
本発明の実施例を、第３図（ａ）、第３図（ロ）に示す
、第３図（ロ）に示す基本セル３３を、横にα個縦にβ
個小さいかたまり（八、乃至Ａβα）にして並べ、その
周囲に必要により設けた周辺配線領域３４からなる第１
の基本セル群Ｂを、該基本セル群Ｂをつなぐための配線
領域３５をかたわらに配して横にａ個縦に５個並べ、（
Ｂ□乃至Ｂｂａ）の周辺に入出力配線領域３２と、入出
力配線領域３２と、入出力バッファ部３１とを設ける。
、第３図（ロ）に示す基本セル３３を、横にα個縦にβ
個小さいかたまり（八、乃至Ａβα）にして並べ、その
周囲に必要により設けた周辺配線領域３４からなる第１
の基本セル群Ｂを、該基本セル群Ｂをつなぐための配線
領域３５をかたわらに配して横にａ個縦に５個並べ、（
Ｂ□乃至Ｂｂａ）の周辺に入出力配線領域３２と、入出
力配線領域３２と、入出力バッファ部３１とを設ける。
この場合配線チャンネルは、第３図（ｂ）において基本
セル３３内の配線チャンネルは基本セル群Ｂを作る小さ
な配列に要する小さな値でよく、ス第３図（ａｌにおい
て配線領域はａＸｂ個の基本セル群Ｂをつなぐに要する
小さな値でよい。例えば配列数の平方根の２倍だけチャ
ンネル数が必要とすれば、従来の第２図でα＝２００な
らば２９本の配線チャンネルを要するが、第３図（ハ）
でα＝１０とすれば７本、ａ＝２０ とすれば９本とな
り、２００個基本セルを並べるに際し、本発明によれば
全体の配線チャンネル数は従来の場合の半分になる。又
、本発明によれば計算機処理は第３図（ｂ）の基本セル
群Ｂの内部及び第３図（ａ）の基本セル群間に別々に処
理され処理メモリ上の制約はなくなる。
セル３３内の配線チャンネルは基本セル群Ｂを作る小さ
な配列に要する小さな値でよく、ス第３図（ａｌにおい
て配線領域はａＸｂ個の基本セル群Ｂをつなぐに要する
小さな値でよい。例えば配列数の平方根の２倍だけチャ
ンネル数が必要とすれば、従来の第２図でα＝２００な
らば２９本の配線チャンネルを要するが、第３図（ハ）
でα＝１０とすれば７本、ａ＝２０ とすれば９本とな
り、２００個基本セルを並べるに際し、本発明によれば
全体の配線チャンネル数は従来の場合の半分になる。又
、本発明によれば計算機処理は第３図（ｂ）の基本セル
群Ｂの内部及び第３図（ａ）の基本セル群間に別々に処
理され処理メモリ上の制約はなくなる。
次に本発明の実施例のマスタースライス方式に対する新
しい製造方法を述べる。アルミニウム導電膜形成後１枚
のマスクでアルミニウムパターンを形成する従来の製造
方法のはかに第３図（（転）の基本セル群Ｂの内＠（す
なわち第３図（ｂ））の第１のマスク１枚と、基本セル
群Ｂの外側の第２のマスク、１枚との置針２枚で、アル
ミニウムパターンを形成する製造法になる。即ち、１回
目のアルし司−パターン形成後で止められたマスタース
ライスの下地から、基本セル群Ｂの回路が一定であるよ
うなＩＣのシリーズを得ることが出来る。即ち本発明に
よれば第１のマスクは共通にして使用することが出来、
第２のマスクはシリーズのうちの個々の用途に応じて設
計すればこと足りる。 。
しい製造方法を述べる。アルミニウム導電膜形成後１枚
のマスクでアルミニウムパターンを形成する従来の製造
方法のはかに第３図（（転）の基本セル群Ｂの内＠（す
なわち第３図（ｂ））の第１のマスク１枚と、基本セル
群Ｂの外側の第２のマスク、１枚との置針２枚で、アル
ミニウムパターンを形成する製造法になる。即ち、１回
目のアルし司−パターン形成後で止められたマスタース
ライスの下地から、基本セル群Ｂの回路が一定であるよ
うなＩＣのシリーズを得ることが出来る。即ち本発明に
よれば第１のマスクは共通にして使用することが出来、
第２のマスクはシリーズのうちの個々の用途に応じて設
計すればこと足りる。 。
以上の説明で、本発明の基本セルは０ＭＯ８型でな（Ｎ
ＭＯａ型やバイポーラ屋等でもよい。
ＭＯａ型やバイポーラ屋等でもよい。
又、第３図（１１）の基本セル群３０を第３図（ｂ）に
示す第１の基本セル群の集合にしてもよい。
示す第１の基本セル群の集合にしてもよい。
以上説明したように、本発明の第１番目の発明によれば
、計算機処理上の制約が緩和されまた容易に基本セルを
増加することができるという効果が得られる。また、本
発明の第２番目の発明によれば、共通に使用できる寸ス
クを使うから、容易に多種類の集積回路製雪な製造でき
るという効果等がある。
、計算機処理上の制約が緩和されまた容易に基本セルを
増加することができるという効果が得られる。また、本
発明の第２番目の発明によれば、共通に使用できる寸ス
クを使うから、容易に多種類の集積回路製雪な製造でき
るという効果等がある。
第１図は６ＭＯ８型マスター−ライス方式の基本セル、
０１例の平面図、第２図は従来のマスタースライス方式
の基本セルの配列を示す平面図、第３図Ｃａ）は、本発
明の実施例のマスタースライス方式の基本セルの配列を
示す平面図、第３図（ｂ）は第３図（場の部分の平面図
である。両図において、 １１・・・・−ｎ Ｍｌシリコン基Ｌ ２・・・・−Ｐ
ｆｉウェル層、３−・・・・・ｎヘソース・ドレイン層
、４・−・−、、＋型ソース・ドレイン層、６・・・・
・・ポリシリコンパターン、６Ａ・・・・・・ポリシリ
コン層、５１−・−・ソース・ドレイン層コンタクト、
５２・・・・・・入カゲートポリシリコン層コンタクト
、７１，７２−・・・〜・アルミニウムパターン、２０
．３３−・・・・基本セル、２１．３１・・・・−バ、
ファ部、“２’３ 、３２・−・・・・入出力線配線領
域、３４・・・・・・周辺配線領域３０、Ｂ−・・・・
・第１の基本セル群、３５・・・・・・配線領域。 躬ｆ図 へ ２θ 躬 ２図 躬３図（ｂ）
０１例の平面図、第２図は従来のマスタースライス方式
の基本セルの配列を示す平面図、第３図Ｃａ）は、本発
明の実施例のマスタースライス方式の基本セルの配列を
示す平面図、第３図（ｂ）は第３図（場の部分の平面図
である。両図において、 １１・・・・−ｎ Ｍｌシリコン基Ｌ ２・・・・−Ｐ
ｆｉウェル層、３−・・・・・ｎヘソース・ドレイン層
、４・−・−、、＋型ソース・ドレイン層、６・・・・
・・ポリシリコンパターン、６Ａ・・・・・・ポリシリ
コン層、５１−・−・ソース・ドレイン層コンタクト、
５２・・・・・・入カゲートポリシリコン層コンタクト
、７１，７２−・・・〜・アルミニウムパターン、２０
．３３−・・・・基本セル、２１．３１・・・・−バ、
ファ部、“２’３ 、３２・−・・・・入出力線配線領
域、３４・・・・・・周辺配線領域３０、Ｂ−・・・・
・第１の基本セル群、３５・・・・・・配線領域。 躬ｆ図 へ ２θ 躬 ２図 躬３図（ｂ）
Claims (1)
- 【特許請求の範囲】 された集積回路装置において、前記基本セルを横に２つ
以上、縦に２つ以上配列し【できる基本セル群の周囲に
、さらに配線チャンネル部が設けられ、該基本セル郡を
縦及び横に各々２つ以上配列してなることを特徴とする
集積回路装置。 （２）素子形成部と配線チャンネル部とフィードスル一
部とからなる複数の基本セルを含む基本セル蹄を規則的
に配置する集積回路装置”の製造方法において、アル之
ニウム導電膜を蒸着形成する工程と、前記基本セル群内
にある該アル之ニウム導電膜をパターン形成する工程と
、該基本セル轡の周囲にある該アルミニウム導電膜なパ
ターン形成する工程とを含む集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13054281A JPS5832445A (ja) | 1981-08-20 | 1981-08-20 | 集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13054281A JPS5832445A (ja) | 1981-08-20 | 1981-08-20 | 集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5832445A true JPS5832445A (ja) | 1983-02-25 |
Family
ID=15036769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13054281A Pending JPS5832445A (ja) | 1981-08-20 | 1981-08-20 | 集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832445A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54116186A (en) * | 1977-05-31 | 1979-09-10 | Zasio John J | Integrated circuit and method of fabricating same |
| JPS5591856A (en) * | 1978-12-29 | 1980-07-11 | Ibm | Semiconductor integrated circuit chip structure |
| JPS57112062A (en) * | 1980-12-05 | 1982-07-12 | Cii | High density integrated circuit device |
| JPS57192061A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1981
- 1981-08-20 JP JP13054281A patent/JPS5832445A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54116186A (en) * | 1977-05-31 | 1979-09-10 | Zasio John J | Integrated circuit and method of fabricating same |
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| JPS57112062A (en) * | 1980-12-05 | 1982-07-12 | Cii | High density integrated circuit device |
| JPS57192061A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor integrated circuit device |
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