JPS582954A - 信号処理回路群の相互フエイルセ−フ装置 - Google Patents
信号処理回路群の相互フエイルセ−フ装置Info
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- JPS582954A JPS582954A JP56100489A JP10048981A JPS582954A JP S582954 A JPS582954 A JP S582954A JP 56100489 A JP56100489 A JP 56100489A JP 10048981 A JP10048981 A JP 10048981A JP S582954 A JPS582954 A JP S582954A
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0796—Safety measures, i.e. ensuring safe condition in the event of error, e.g. for controlling element
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、少な（とも３個以上の信号処理回路を、相互
に監視するようにすると共に、フェイルセーフを行なう
装置に関する。
に監視するようにすると共に、フェイルセーフを行なう
装置に関する。
信号処理回路、とくにマイクロプロセッサを用いたシス
テムでは、必ずマイクロプロセッサのソフト暴走、ある
いは該プロセッサの破損などを検知して、当該プロセッ
サのフェイルセーフを行なう装置が必要である。従来、
マイクロプロセッサの一つにつき、フェイルセーフ装置
が必ず一つ必要であった。したがって、多数の信号処理
回路を用いる場合、それら毎にフェイルセーフ装置を必
要とするため複数であるばかりか不経済であつｔ島本発
明では、この点を考慮し、信号処理回路を３個以上使用
するシステムにおいて、該回路群を互いが監視するよう
にして、故障を検知すると共にフェイルセーフを行なう
ようにし、一つの信号処理回路に必ず一つ必要であった
フェイルセーフ装置を省略するものである。ここで本発
明の実施例を添付図面して基づき説明する。
テムでは、必ずマイクロプロセッサのソフト暴走、ある
いは該プロセッサの破損などを検知して、当該プロセッ
サのフェイルセーフを行なう装置が必要である。従来、
マイクロプロセッサの一つにつき、フェイルセーフ装置
が必ず一つ必要であった。したがって、多数の信号処理
回路を用いる場合、それら毎にフェイルセーフ装置を必
要とするため複数であるばかりか不経済であつｔ島本発
明では、この点を考慮し、信号処理回路を３個以上使用
するシステムにおいて、該回路群を互いが監視するよう
にして、故障を検知すると共にフェイルセーフを行なう
ようにし、一つの信号処理回路に必ず一つ必要であった
フェイルセーフ装置を省略するものである。ここで本発
明の実施例を添付図面して基づき説明する。
第１図は本発明の一実施例のブロック回路図である。（
ＣｐｕＡ、 ＣｐｕＢ、 ＣｐｕＣ）はそれぞれ、同じ
タイプのマイクロプロセッサ、すなわち信号処理回路で
ある。これら信号処理回路は周知のごと（それぞれ、あ
る一定周期で信号の処理ルーチンを繰り返えすものであ
る。先ず、一つの処理回路（ｃｐｕＡ）にライて説明す
ると、（ＩＮＴＡ）は、該処理回路（ＣｐｕＡ）のイン
ターラブド端子で、この端子は［ロー（ＬＯＷ）Ｊの信
号（１ａ）を受信すると、当該処理回路（ＣｐｕＡ）の
処理ル−チン等が中断される。なお、処理回路（ｃｐｕ
Ａ）は、信号（ｉａ）間の間隔を計算することができる
。（ＲＥＳＡ）は、処理回路（ＣｐｕＡ） のリセッ
ト端子で、この端子をま「ロー」の信号（ｒａ）を受信
すると、該処理回路（ｃｐｕＡ）はリセットされて、す
べての出口ボート（ＡＰＥ、ＡＰ５．ＡＰ島ＡＰ？）が
、 ［）１イ（Ｈｉｇｈ翫）」になる。（ＡｐＬ） は
処理回路（ＣｐｕＡ）の出口ボートで、このボートは、
当該処理回路（ＣｐｕＡ）の処理ルーチンの７回ごとに
、瞬間的な「ロー」の信号（ａｐＬ） を送信する。
ＣｐｕＡ、 ＣｐｕＢ、 ＣｐｕＣ）はそれぞれ、同じ
タイプのマイクロプロセッサ、すなわち信号処理回路で
ある。これら信号処理回路は周知のごと（それぞれ、あ
る一定周期で信号の処理ルーチンを繰り返えすものであ
る。先ず、一つの処理回路（ｃｐｕＡ）にライて説明す
ると、（ＩＮＴＡ）は、該処理回路（ＣｐｕＡ）のイン
ターラブド端子で、この端子は［ロー（ＬＯＷ）Ｊの信
号（１ａ）を受信すると、当該処理回路（ＣｐｕＡ）の
処理ル−チン等が中断される。なお、処理回路（ｃｐｕ
Ａ）は、信号（ｉａ）間の間隔を計算することができる
。（ＲＥＳＡ）は、処理回路（ＣｐｕＡ） のリセッ
ト端子で、この端子をま「ロー」の信号（ｒａ）を受信
すると、該処理回路（ｃｐｕＡ）はリセットされて、す
べての出口ボート（ＡＰＥ、ＡＰ５．ＡＰ島ＡＰ？）が
、 ［）１イ（Ｈｉｇｈ翫）」になる。（ＡｐＬ） は
処理回路（ＣｐｕＡ）の出口ボートで、このボートは、
当該処理回路（ＣｐｕＡ）の処理ルーチンの７回ごとに
、瞬間的な「ロー」の信号（ａｐＬ） を送信する。
（ＰＩＡ） は処理回路（ｃｐｕＡ）の入口ボートで
、このボートは、当該処理回路（ｃｐｕＡ）をインター
ラブドする信号〔たとえば「ロー」の信号（Ｃｐ４Ｚ）
）を判別するために受信する。（ＡＰ５） は処理回
路（ＣｐｕＡ）の出口ボートで、このボートは、当該処
理回路（ＣｐｕＡ）カインターラブトされたときに、反
転動作信号（ａｐｅ）を送信する。なお、この反転動作
は、信号（１ａ）の間隔を計算しても行なわれる。（Ｐ
２Ａ ） は処理回路（ＣｐｕＡ）の入口ボートで、
このボートは、他の処理回路（ＣｐｕＣ）からの反転動
作信号（ｃｐｓ） を受信し、この反転動作信号（Ｃ
ｐ５） が所定の時間内に受信されないときには、判
別用の信号（ｂｐ’ｘ 、 ｃｐ’ｘ）の受信を考慮し
て、当該処理回路（ｃｐｕＡ）の出口ボート（ＡＰＩ）
）から「ハイ」の信号（ａｐＬ）を送信する。（Ｐ３Ａ
） も処理回路（ＣｐｕＡ）の入口ポートで、このボ
ートは、他の別の処理回路（ＣｐｕＢ）からの反転動作
信号（ｂｐ５） を受信し、この反転動作信号（ｂｐ
５） が所定の時間内に受信されないときには、判別
用の信号（ｂｐ９ 、 ｃｐ％ ）の受信を考慮して、
当該処理回路（ＣｐｕＡ）の出口ポート（ＡＰり）から
「ハイ」の信号（ａｐＬ）を送信する。同様なことが、
他のコ個の処理回路（ＣｐｕＢ、 ＣｐｕＣ）について
も言える。すなわち入口ボート（Ｐ／Ａ） は、入口
ボート（Ｐ／Ｂ、Ｐ／Ｃ）に対応し、端子（ＩＮＴＡ）
は、端子（ＩＮＴＢ、ＩＮＴＣ）に、入口ボート（Ｐ２
Ａ。
、このボートは、当該処理回路（ｃｐｕＡ）をインター
ラブドする信号〔たとえば「ロー」の信号（Ｃｐ４Ｚ）
）を判別するために受信する。（ＡＰ５） は処理回
路（ＣｐｕＡ）の出口ボートで、このボートは、当該処
理回路（ＣｐｕＡ）カインターラブトされたときに、反
転動作信号（ａｐｅ）を送信する。なお、この反転動作
は、信号（１ａ）の間隔を計算しても行なわれる。（Ｐ
２Ａ ） は処理回路（ＣｐｕＡ）の入口ボートで、
このボートは、他の処理回路（ＣｐｕＣ）からの反転動
作信号（ｃｐｓ） を受信し、この反転動作信号（Ｃ
ｐ５） が所定の時間内に受信されないときには、判
別用の信号（ｂｐ’ｘ 、 ｃｐ’ｘ）の受信を考慮し
て、当該処理回路（ｃｐｕＡ）の出口ボート（ＡＰＩ）
）から「ハイ」の信号（ａｐＬ）を送信する。（Ｐ３Ａ
） も処理回路（ＣｐｕＡ）の入口ポートで、このボ
ートは、他の別の処理回路（ＣｐｕＢ）からの反転動作
信号（ｂｐ５） を受信し、この反転動作信号（ｂｐ
５） が所定の時間内に受信されないときには、判別
用の信号（ｂｐ９ 、 ｃｐ％ ）の受信を考慮して、
当該処理回路（ＣｐｕＡ）の出口ポート（ＡＰり）から
「ハイ」の信号（ａｐＬ）を送信する。同様なことが、
他のコ個の処理回路（ＣｐｕＢ、 ＣｐｕＣ）について
も言える。すなわち入口ボート（Ｐ／Ａ） は、入口
ボート（Ｐ／Ｂ、Ｐ／Ｃ）に対応し、端子（ＩＮＴＡ）
は、端子（ＩＮＴＢ、ＩＮＴＣ）に、入口ボート（Ｐ２
Ａ。
Ｐ３Ａ ）は、入口ボート（Ｐ、２Ｂ、Ｐ３Ｂ；Ｐユｃ
、ｐ３Ｃ）に、端子（ＲＥＳＡ）は、端子（ＲＥＳＢ、
ＲＥＳＣ）に、出ｒ、−］ボート・（ＡＰグ、 ＡＰＥ
、 ＡＰ乙、 ＡＰ’７ ”）は、出口ボート（ＢＰグ
、ＢＦ２．ＢＰ乙、ＢＦ２；ＣＰＩＩ、ＣＰＵ、ＣＰＵ
、ＣＰ’７） にそれぞれ対応している。３個の処理
回路（ＣｐｕＡ。
、ｐ３Ｃ）に、端子（ＲＥＳＡ）は、端子（ＲＥＳＢ、
ＲＥＳＣ）に、出ｒ、−］ボート・（ＡＰグ、 ＡＰＥ
、 ＡＰ乙、 ＡＰ’７ ”）は、出口ボート（ＢＰグ
、ＢＦ２．ＢＰ乙、ＢＦ２；ＣＰＩＩ、ＣＰＵ、ＣＰＵ
、ＣＰ’７） にそれぞれ対応している。３個の処理
回路（ＣｐｕＡ。
ＣｐｕＢ、ＣｐＬＩＣ）は、第１図の様に接続される。
すなわち、第１の処理回路（ＣｐｕＡ）の出口ポート（
Ａｐｅ） は、第コの処理回路（ＣｐｕＢ）の入口ポ
ート（Ｐ／Ｂ） ならびに第コのアンドゲート（Ｇ２
）を介在してインターラブド端子（ＩＮＴＢ）にそれぞ
れ接続され、さらに第３の処理回路（ＣｐｕＣ）のイン
ターラブド端子（ＩＮ’ＴＣ）に第３のアンドゲート（
Ｇ３）を介在して接続される。第１の処理回路（Ｃｐｕ
Ａ ）の出口ボー） （ＡＰ５） は、第コの処理回
路（ＣｐｕＢ ）の入口ポート（ｐｕＢ入ならびに第３
の処理回路（ＣｐｕＣ）の入口ボート（Ｐ３Ｃ）にそれ
ぞれ接続される。第１の処理回路（ＣｐｕＡ）の出口ボ
ート（ＡＰ乙）は、第コの処理回路（ＣｐｕＢ）のリセ
ット端子ａτｎ）に、第コのナントゲート（Ｇ５）を介
在して接続□される。第１の処理回路（ＣｐｕＡ）の出
口ポート（ＡＰ？） は、第３の処理回路（ＣｐｕＣ）
のリセット端子（ＲＥＳＣ）に、第３のナントゲート（
Ｇ乙）を介在して接続される。第２の処理回路（Ｃｐｕ
Ｂ）の出口ボート（ＢＰＩＩ） は、第１の処理回路（
ＣｐｕＡ）のインターラブド端子（ＩＮＴＡ）に、第１
のアントゲ−）（Ｇ／）を介在して接続されると共に、
第３の処理回路（ＣｐｕＣ）の入口ボート（Ｐ／Ｃ）
に接続され、さらに該処理回路（ｃｐｕＣ）のインタ
ーラブド端子（ＩＮＴＣ）に、第３のアンドゲート（Ｇ
３）を介在して接続される。第一の処理回路（ｃｐｕＢ
）の出口ポート（ＢＦ２） は、第１の処理回路（Ｃ
ｐｕＡ）の入口ポー） ＣＰ３ｋ＞ に接続されると
共に、第３の処理回路（ｃｐｕＣ）の入口ポート（Ｐ２
Ｃ） に接続される。第一の処理回路（ＣｐｕＢ）の
出口ポー） （ＢＰＡ） は、第３の処理回路（Ｃｐ
ｕＣ）のリセット端子（ＲＥＳＣ）に、第３のナントゲ
ート（Ｇ乙）を介在して接続される。第２の処理回路（
Ｃｐｕ Ｂ ）の出口ポー） （ＢＰ？） は、第１
の処理回路（ＣｐｕＡ）のリセット端子（ＲＥＳＡ）に
、第１のナンドゲー） （ＧＩＩ）を介在して接続され
る。第３の処理回路（ｃｐｕｃ）の出口ボート（ｃｐｌ
Ｉｘま、第１の処理回路（ＣｐｕＡ）の入口ボー） （
Ｐ／Ａ） に接続されると共に、該処理回路（ｃｐｕ
Ａ）のインターラブド端子（ＩＮＴＡ）に第１のアンド
ゲート（Ｇ／）を介在して接続され、さらに第一の処理
回路（ＣｐｕＢ）のインターラブド端子（ＩＮＴＢ）に
、第一のアントゲ−） （Ｇ、２）を介在して接続され
る。第３の処理回路（ＣｐｕＣ）の出口ボート（ＣＦ２
） は、第１の処理回路（ＣｐｕＡ）の入口ボート（Ｐ
ＪＡ） ならびに第２の処理回路（ＣｐｕＢ）の入口
ボート（Ｐ、７Ｂ） に、それぞれ接続される。第３
の処理回路（ＣｐｕＣ）の出口ポート（ｃｐ乙）は、第
１の処理回路（ＣｐｕＡ）のリセット端子（ＲＥＳＡ）
に、第１のナントゲート（Ｇ”７）を介在して接続され
る。第３の処理回路（Ｃｐｕｃ）の出口ボート（ＣＦ２
） は、第一の処理回路（Ｃｐｕ Ｂ ）のリセット
端子（ＲＥＳＢ）に、第２のナントゲート（Ｇ５）を介
在して接続される。
Ａｐｅ） は、第コの処理回路（ＣｐｕＢ）の入口ポ
ート（Ｐ／Ｂ） ならびに第コのアンドゲート（Ｇ２
）を介在してインターラブド端子（ＩＮＴＢ）にそれぞ
れ接続され、さらに第３の処理回路（ＣｐｕＣ）のイン
ターラブド端子（ＩＮ’ＴＣ）に第３のアンドゲート（
Ｇ３）を介在して接続される。第１の処理回路（Ｃｐｕ
Ａ ）の出口ボー） （ＡＰ５） は、第コの処理回
路（ＣｐｕＢ ）の入口ポート（ｐｕＢ入ならびに第３
の処理回路（ＣｐｕＣ）の入口ボート（Ｐ３Ｃ）にそれ
ぞれ接続される。第１の処理回路（ＣｐｕＡ）の出口ボ
ート（ＡＰ乙）は、第コの処理回路（ＣｐｕＢ）のリセ
ット端子ａτｎ）に、第コのナントゲート（Ｇ５）を介
在して接続□される。第１の処理回路（ＣｐｕＡ）の出
口ポート（ＡＰ？） は、第３の処理回路（ＣｐｕＣ）
のリセット端子（ＲＥＳＣ）に、第３のナントゲート（
Ｇ乙）を介在して接続される。第２の処理回路（Ｃｐｕ
Ｂ）の出口ボート（ＢＰＩＩ） は、第１の処理回路（
ＣｐｕＡ）のインターラブド端子（ＩＮＴＡ）に、第１
のアントゲ−）（Ｇ／）を介在して接続されると共に、
第３の処理回路（ＣｐｕＣ）の入口ボート（Ｐ／Ｃ）
に接続され、さらに該処理回路（ｃｐｕＣ）のインタ
ーラブド端子（ＩＮＴＣ）に、第３のアンドゲート（Ｇ
３）を介在して接続される。第一の処理回路（ｃｐｕＢ
）の出口ポート（ＢＦ２） は、第１の処理回路（Ｃ
ｐｕＡ）の入口ポー） ＣＰ３ｋ＞ に接続されると
共に、第３の処理回路（ｃｐｕＣ）の入口ポート（Ｐ２
Ｃ） に接続される。第一の処理回路（ＣｐｕＢ）の
出口ポー） （ＢＰＡ） は、第３の処理回路（Ｃｐ
ｕＣ）のリセット端子（ＲＥＳＣ）に、第３のナントゲ
ート（Ｇ乙）を介在して接続される。第２の処理回路（
Ｃｐｕ Ｂ ）の出口ポー） （ＢＰ？） は、第１
の処理回路（ＣｐｕＡ）のリセット端子（ＲＥＳＡ）に
、第１のナンドゲー） （ＧＩＩ）を介在して接続され
る。第３の処理回路（ｃｐｕｃ）の出口ボート（ｃｐｌ
Ｉｘま、第１の処理回路（ＣｐｕＡ）の入口ボー） （
Ｐ／Ａ） に接続されると共に、該処理回路（ｃｐｕ
Ａ）のインターラブド端子（ＩＮＴＡ）に第１のアンド
ゲート（Ｇ／）を介在して接続され、さらに第一の処理
回路（ＣｐｕＢ）のインターラブド端子（ＩＮＴＢ）に
、第一のアントゲ−） （Ｇ、２）を介在して接続され
る。第３の処理回路（ＣｐｕＣ）の出口ボート（ＣＦ２
） は、第１の処理回路（ＣｐｕＡ）の入口ボート（Ｐ
ＪＡ） ならびに第２の処理回路（ＣｐｕＢ）の入口
ボート（Ｐ、７Ｂ） に、それぞれ接続される。第３
の処理回路（ＣｐｕＣ）の出口ポート（ｃｐ乙）は、第
１の処理回路（ＣｐｕＡ）のリセット端子（ＲＥＳＡ）
に、第１のナントゲート（Ｇ”７）を介在して接続され
る。第３の処理回路（Ｃｐｕｃ）の出口ボート（ＣＦ２
） は、第一の処理回路（Ｃｐｕ Ｂ ）のリセット
端子（ＲＥＳＢ）に、第２のナントゲート（Ｇ５）を介
在して接続される。
上述の構成からなる本発明では、例えば第２図の如く、
第１の処理回路（ＣｐｕＡ）が、ある周期（Ｔａ）で処
理ルーチンを繰り返しているとすると、当該処理ルーチ
ンの開始ごとに出口ポー） （ＡＰＥ）からインターラ
ブド用の瞬間的な「ロー」の信号（ａｐｅ） が送出
される。第一の処理回路（ｃｐｕＢ）の入口ボー） （
Ｐ／Ｂ）、ならびに第一のアントゲ−） （Ｇ、２）を
介在してインターラブド端子（ＩＮＴＢ）が、上記の口
′−のインターラブド信号＜ａｐ’ｉ＞ を受信する
と、当該処理回路（ＣｐｕＢ）は、第１の処理回路（Ｃ
ｐｕＡ）によってインターラブドがかけられたことを判
別すると共に、インターラブドががけられ、該インター
ラブドがかけられた返事として、出口ポート（ＢＦ２）
から反転動作された信号（ｂｐ５） を送出する
。この反転動作の信号（ｂｐ５）が、第１の処理回路（
ｃｐｕＡ）の入口ボート（ＰＪＡ）で受信される。だが
、該回路のインターラブド信号（ａｐｌ が送信され
てから、短かい所定の時間（ｔａ）の間に、当該反転動
作の信号（ｂｐ５） が受信されないときは、第１の
処理回路（ＣｐｕＡ）の出口ボート（ＡＰ乙）から、「
ハイ」の信号（ａｐ乙）が送信され、この「ハイ」の信
号（？Ｌｐ乙）は、第２のナンドゲー） （Ｇ５）で受
信される。
第１の処理回路（ＣｐｕＡ）が、ある周期（Ｔａ）で処
理ルーチンを繰り返しているとすると、当該処理ルーチ
ンの開始ごとに出口ポー） （ＡＰＥ）からインターラ
ブド用の瞬間的な「ロー」の信号（ａｐｅ） が送出
される。第一の処理回路（ｃｐｕＢ）の入口ボー） （
Ｐ／Ｂ）、ならびに第一のアントゲ−） （Ｇ、２）を
介在してインターラブド端子（ＩＮＴＢ）が、上記の口
′−のインターラブド信号＜ａｐ’ｉ＞ を受信する
と、当該処理回路（ＣｐｕＢ）は、第１の処理回路（Ｃ
ｐｕＡ）によってインターラブドがかけられたことを判
別すると共に、インターラブドががけられ、該インター
ラブドがかけられた返事として、出口ポート（ＢＦ２）
から反転動作された信号（ｂｐ５） を送出する
。この反転動作の信号（ｂｐ５）が、第１の処理回路（
ｃｐｕＡ）の入口ボート（ＰＪＡ）で受信される。だが
、該回路のインターラブド信号（ａｐｌ が送信され
てから、短かい所定の時間（ｔａ）の間に、当該反転動
作の信号（ｂｐ５） が受信されないときは、第１の
処理回路（ＣｐｕＡ）の出口ボート（ＡＰ乙）から、「
ハイ」の信号（ａｐ乙）が送信され、この「ハイ」の信
号（？Ｌｐ乙）は、第２のナンドゲー） （Ｇ５）で受
信される。
他方、第３の処理回路（ＣｐｕＣ）が、ある周期（ＴＯ
）で処理ルーチンを繰り返しているとすると、当該処理
ルーチンの開始ごとに、出口ポート（ｃｐＩＩ） か
らインターラブド用の瞬間的な「ロー」の信号（ａｐｌ
が送出される。第一の処理回路（ｃｐｕｎ）のイン
ターラブド端子（ＩＮＴＢ）か、第一のアントゲ−）
（（Ｊ）を介在して、上記のローのインターラブド信号
（ｃｐ４／） を受信すると、当該処理回路（Ｃｐｕ
Ｂ）は、第３の処理回路（ＣｐｕＣ）によってインター
ラブドがかけられたことを判別すると共に、インターラ
ブドがかけられ、該インターラブドがかけられた返事と
して、出口ボート（ＢＦ２） から反転動作された信
号（ｂｐ５） を送出する。この反転動作の信号（ｂ
ｐ５） が、第３の処理回路（ＣｐｕＣ）の入口ボー
） （Ｐ、２Ｃ） で受信される。だが、該回路のイ
ンターラブド信号（ａｐｌが送信されてから、短かい所
定の時間（ｔｃ）の間に、当該反転動作の信号（ｂｐ５
） が受信されないときは、第３の処理回路（Ｃｐｕ
Ｃ）の出口ボート（ＣＦ２） から、「ハイ」の信
号（Ｃ，ｐ７） が送信され、この「ハイ」の信号（
（４）’７） は、第一のナンドゲート（Ｇ５）で受
信される。
）で処理ルーチンを繰り返しているとすると、当該処理
ルーチンの開始ごとに、出口ポート（ｃｐＩＩ） か
らインターラブド用の瞬間的な「ロー」の信号（ａｐｌ
が送出される。第一の処理回路（ｃｐｕｎ）のイン
ターラブド端子（ＩＮＴＢ）か、第一のアントゲ−）
（（Ｊ）を介在して、上記のローのインターラブド信号
（ｃｐ４／） を受信すると、当該処理回路（Ｃｐｕ
Ｂ）は、第３の処理回路（ＣｐｕＣ）によってインター
ラブドがかけられたことを判別すると共に、インターラ
ブドがかけられ、該インターラブドがかけられた返事と
して、出口ボート（ＢＦ２） から反転動作された信
号（ｂｐ５） を送出する。この反転動作の信号（ｂ
ｐ５） が、第３の処理回路（ＣｐｕＣ）の入口ボー
） （Ｐ、２Ｃ） で受信される。だが、該回路のイ
ンターラブド信号（ａｐｌが送信されてから、短かい所
定の時間（ｔｃ）の間に、当該反転動作の信号（ｂｐ５
） が受信されないときは、第３の処理回路（Ｃｐｕ
Ｃ）の出口ボート（ＣＦ２） から、「ハイ」の信
号（Ｃ，ｐ７） が送信され、この「ハイ」の信号（
（４）’７） は、第一のナンドゲート（Ｇ５）で受
信される。
この結果、すなわち「ハイ」の信号（ａｐｅ） なら
びに信号（ｃｐ７） が、第コのアントゲ−） （Ｇ
５）で受信されて、該ゲートから１０−」の信号（ｒｂ
）が、第コの処理回路（ＣｐｕＢ）のリセット端子（Ｒ
ＥＳＢ）に受信され、当該処理回路（ＣｐｕＢ）がリセ
ットされることになる。言い換えると、第コの処理回路
（ＣｐｕＢ）でインターラブドがかけられた第１ならび
に第３の処理回路（ｃｐ−ｕＡ、 ｃｐｕｃ ）によっ
て、第コの処理回路（Ｃｐｕ Ｂ ）の診断が行なわれ
、異常があるとリセットされて、当該処理回路（Ｃｐｕ
Ｂ）がフェイルセーフされることになる。
びに信号（ｃｐ７） が、第コのアントゲ−） （Ｇ
５）で受信されて、該ゲートから１０−」の信号（ｒｂ
）が、第コの処理回路（ＣｐｕＢ）のリセット端子（Ｒ
ＥＳＢ）に受信され、当該処理回路（ＣｐｕＢ）がリセ
ットされることになる。言い換えると、第コの処理回路
（ＣｐｕＢ）でインターラブドがかけられた第１ならび
に第３の処理回路（ｃｐ−ｕＡ、 ｃｐｕｃ ）によっ
て、第コの処理回路（Ｃｐｕ Ｂ ）の診断が行なわれ
、異常があるとリセットされて、当該処理回路（Ｃｐｕ
Ｂ）がフェイルセーフされることになる。
また逆に、第１ならびに第３の処理回路（ｃｐｕＡ ）
ＣｐｕＣ） とは、第２の処理回路（Ｃｐｕ Ｂ ）
からのインターラブド信号（ｂｐｔＩ） の間隔を、
それぞれが内蔵するカウント（図示省略）で計り、もし
第ユの処理回路（Ｃｐｕ Ｂ ）の予め定められた処理
ルーチンの周期（′ｒ）より大巾に違っているときは、
第１の処理回路（ＣｐｕＡ）の出口ポー） （ＡＰＡ）
から送出される信号（ａｐｇ が、「ハイ」とな
ると共に、第３の処理回路（ＣｐｕＣ）の出口ポート（
ＣＦ２ ） から送出される信号（ｃｐり）が、「ハ
イ」となって、当該第２の処理回路（ＣｐｕＢ）は、第
コのナントゲート（Ｇ５）を介在してリセットがかけら
れることになる。
ＣｐｕＣ） とは、第２の処理回路（Ｃｐｕ Ｂ ）
からのインターラブド信号（ｂｐｔＩ） の間隔を、
それぞれが内蔵するカウント（図示省略）で計り、もし
第ユの処理回路（Ｃｐｕ Ｂ ）の予め定められた処理
ルーチンの周期（′ｒ）より大巾に違っているときは、
第１の処理回路（ＣｐｕＡ）の出口ポー） （ＡＰＡ）
から送出される信号（ａｐｇ が、「ハイ」とな
ると共に、第３の処理回路（ＣｐｕＣ）の出口ポート（
ＣＦ２ ） から送出される信号（ｃｐり）が、「ハ
イ」となって、当該第２の処理回路（ＣｐｕＢ）は、第
コのナントゲート（Ｇ５）を介在してリセットがかけら
れることになる。
言い換えると、第コの処理回路（Ｃｐｕ Ｂ ）からの
インターラストを使用して、第１ならびに第３の処理回
路（ＣｐｕＡ、ＣｐｕＣ）が、第コの処理回路（Ｃｐｕ
Ｂ）の診断を行ない、異常があると、当該処理回路（Ｃ
ｐｕＢ）をリセットしてフェイルセーフを行なうことに
なる。
インターラストを使用して、第１ならびに第３の処理回
路（ＣｐｕＡ、ＣｐｕＣ）が、第コの処理回路（Ｃｐｕ
Ｂ）の診断を行ない、異常があると、当該処理回路（Ｃ
ｐｕＢ）をリセットしてフェイルセーフを行なうことに
なる。
同様にして、第１の処理回路（ＣｐｕＡ）は、第ユなら
びに第３の処理回路（ＣｕｐＢ、ＣｕｐＣ）によって、
フェイルセーフが行なわれ、第３の処理回路（ＣｕｐＣ
）は第１ならびに第コの処理回路（ｃｕｐＡ 。
びに第３の処理回路（ＣｕｐＢ、ＣｕｐＣ）によって、
フェイルセーフが行なわれ、第３の処理回路（ＣｕｐＣ
）は第１ならびに第コの処理回路（ｃｕｐＡ 。
ＣｕｐＢ） によって、フェイルセーフが行なわれる
。
。
なお、実施例では、３個の信号処理回路がある場合をの
べたが、３個以上の信号処理回路がある場合にも応用で
きることは、勿論である。
べたが、３個以上の信号処理回路がある場合にも応用で
きることは、勿論である。
第１図は本発明の実施例を示すブロック回路図、第２図
は第１図回路の動作を説明するタイミングチャートであ
る。 Ｔａ、ＴＣ；周期、 ＣｐｕＡ、ＣｐｕＢ、ＣｐｕＣ；信号処理回路、ＩＮＴ
τ、ｌＮｉ１．「「〒で； インターラブド端子。 インターラブド手段、 ＲＥＳＡ、ＲＥＳＢ、ＲＥＳＣ； リセット端子、リ
セット手段、 ＡＰダ、Ｂｌｌ、ＣＰグ ； 周期用（出口）ボート（
手段）、ＡＰ５．ＢＰＩＣＰ５ ； 返事用（出口
）ボート（手段）、ＡＰ乙、ＢＰＡ、ＣＦ２ ；
第１の出口ポート（手段）、ＡＰ？、ＢＰ’７．ＣＦ２
； 第コの出口ボート（手段）、Ｐ／Ａ、Ｐ／Ｂ
、Ｐ／Ｃ； 判別用（入口）ボート（手段）、Ｐ’２
Ａ、Ｐ２Ｂ、Ｐ２Ｃ； 第１の入口ポート（手段）、
ＰＪ Ａ 、 ＰＪ Ｂ 、 ＰＪ Ｃｓ 第コの入
口ポート（手段）、Ｇ／、Ｇ２．Ｇθ； アンドゲート
、 ａ’ｌ ｅ ｃ、ｔ ｅ ｃ乙 ； ナントゲート。 特１許出願人 新日本電気株式会社 本田技研工業株式会社
は第１図回路の動作を説明するタイミングチャートであ
る。 Ｔａ、ＴＣ；周期、 ＣｐｕＡ、ＣｐｕＢ、ＣｐｕＣ；信号処理回路、ＩＮＴ
τ、ｌＮｉ１．「「〒で； インターラブド端子。 インターラブド手段、 ＲＥＳＡ、ＲＥＳＢ、ＲＥＳＣ； リセット端子、リ
セット手段、 ＡＰダ、Ｂｌｌ、ＣＰグ ； 周期用（出口）ボート（
手段）、ＡＰ５．ＢＰＩＣＰ５ ； 返事用（出口
）ボート（手段）、ＡＰ乙、ＢＰＡ、ＣＦ２ ；
第１の出口ポート（手段）、ＡＰ？、ＢＰ’７．ＣＦ２
； 第コの出口ボート（手段）、Ｐ／Ａ、Ｐ／Ｂ
、Ｐ／Ｃ； 判別用（入口）ボート（手段）、Ｐ’２
Ａ、Ｐ２Ｂ、Ｐ２Ｃ； 第１の入口ポート（手段）、
ＰＪ Ａ 、 ＰＪ Ｂ 、 ＰＪ Ｃｓ 第コの入
口ポート（手段）、Ｇ／、Ｇ２．Ｇθ； アンドゲート
、 ａ’ｌ ｅ ｃ、ｔ ｅ ｃ乙 ； ナントゲート。 特１許出願人 新日本電気株式会社 本田技研工業株式会社
Claims (1)
- 一定の周期で信号の処理ルーチンを繰り返す少なくとも
３個以上の信号処理回路があって、各信号処理回路が、
ローレベルのインターラブド信号応答して該処理回路の
処理ルーチンを中断させるインターラブド手段と、ロー
レベルのリセット信号に応答して当該処理回路全体をリ
セットするリセット手段と、当該処理回路の処理ルーチ
ンの一回毎に一時的なローレベル変化を持つ周期信号を
送出する周期用ポート手段と、入力される前記インター
ラブド信号を判別する判別用ポート手段と、当該処理回
路がインターラブドされたときに反転動作信号を送出す
る返事用ポート手段と、他の信号処理回路からの反転動
作信号が印加される第１の入口ボート手段と、この反転
動作信号が所定の時間内に印加されないとき、あるいは
前記インターラブド信号の周期が所定幅ずれたときに前
記判別用の信号の印加を考慮して／％イレベルの信号を
送出する第１の出口ポート手段と、他の別の信号処理回
路からの反転動作信号が印加される第２の入口ポート手
段と、この反転動作信号が所定の時間内に印加されない
ときあるいはインターラブド信号の周期が所定幅ずれた
ときに前記判別用の信号の印加を考慮してハイレベルの
信号を送出する第コの出口ポート手段とをそれぞれ備え
、前記信号処理回路の７個が他の残りのコ個によって診
断され、当該７個の信号処理回路が異常状態に置かれる
とき前記２個の信号処理回路によってリセットされるよ
うに各信号処理回路間が結合されてなることを特徴とす
る信号処理回路群の相互フェイルセーフ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100489A JPS582954A (ja) | 1981-06-30 | 1981-06-30 | 信号処理回路群の相互フエイルセ−フ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100489A JPS582954A (ja) | 1981-06-30 | 1981-06-30 | 信号処理回路群の相互フエイルセ−フ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS582954A true JPS582954A (ja) | 1983-01-08 |
| JPS6138499B2 JPS6138499B2 (ja) | 1986-08-29 |
Family
ID=14275339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100489A Granted JPS582954A (ja) | 1981-06-30 | 1981-06-30 | 信号処理回路群の相互フエイルセ−フ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582954A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63125374A (ja) * | 1986-11-14 | 1988-05-28 | Brother Ind Ltd | 印字装置 |
| JPH0291737A (ja) * | 1988-09-29 | 1990-03-30 | Ricoh Co Ltd | 制御装置の暴走監視制御方法 |
| KR100228986B1 (ko) * | 1996-11-19 | 1999-12-01 | 정몽규 | 인터럽트 방식을 채택한 전자 제어장치의 수행 방법 |
| US11124121B2 (en) | 2005-11-01 | 2021-09-21 | Magna Electronics Inc. | Vehicular vision system |
-
1981
- 1981-06-30 JP JP56100489A patent/JPS582954A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63125374A (ja) * | 1986-11-14 | 1988-05-28 | Brother Ind Ltd | 印字装置 |
| JPH0291737A (ja) * | 1988-09-29 | 1990-03-30 | Ricoh Co Ltd | 制御装置の暴走監視制御方法 |
| KR100228986B1 (ko) * | 1996-11-19 | 1999-12-01 | 정몽규 | 인터럽트 방식을 채택한 전자 제어장치의 수행 방법 |
| US11124121B2 (en) | 2005-11-01 | 2021-09-21 | Magna Electronics Inc. | Vehicular vision system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6138499B2 (ja) | 1986-08-29 |
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