JPS5827528B2 - 複数のキ−・バツフア回路の結合方法 - Google Patents

Description

【発明の詳細な説明】 本発明は、例えは金銭登録機や端末装置等において、１
台の装置に２個以上のキー・バッファ回路を用いた場合
、キーの入力された順序に従って、前記複数Ｑ）キー・
バッファ回路から正しくキー信号を読み出すとともに、
２キー−ロール・オーバー機能を失わないようにした複
数０）＋−・バッファ回路の結合方法に関するものであ
る。

キーコントロール用の周辺制御用集積回路（ＬＳＩ）に
、キー・バッファ回路を内蔵している場合において、こ
の内蔵しているキー・バッファ回路の数は、例えは８個
などのように限定されておす、シかもこのＬＳＩ １個
でコントロール可能なキー回路の千−の数は６４個など
のように限定されている。

ここで、コン１〜ロールすべきキーΦ数を６５個以上と
した金銭登録機や端末装置を得ようとした場合、２個以
上θりＬＳＩを必要とするが、単純に千−・バッファ回
路を迫力口てきｆｆい。

なぜなら、複数０）キー・バッファ回路を追加して、単
純に読出しただけでは、本来のキー人力された順序では
なくなってしまうからである。

すなわち、例工は２個のキー回路ａｌ 、ｂｌとキー
バッファ回路ａ２ 、ｂ２を備えていた場合、ａｌと８
２がズ］をなし、ｂｌとｂ２が対をなしているため、キ
ー回路ａ１０Ｊ）キー信号は、対をなすキー・バッファ
回路ａ２に０）み記憶され、決して他の１−一・バッフ
ァ回路ｂ２には記憶されず、同様に、他のキー回路ｂ１
のキー信号についても対をなすキバツファ回路ｂ２にの
み記憶される。

このことは、キー回路ａ１とｂｌをランダムに操作した
場合、それぞれ対応するキー・バッファ回路ａ２とｂ２
にキー信号が分けられて記憶されるが、読出す際、キー
回路ａ１とｂｌの押された順序がＣＰＵでは判別できな
いので、一方のキー・バッファ回路ａ２を頭から読出し
た後、他方のキー・バッファ回路ｂ２を頭から読み出す
か、その逆かのいずれかしかなく、キーの押された順序
と読出す順序は一致しなくなる。

したがって、従来は単純にキー・バッファ回路の追加拡
張はできなかった。

そのため、キーの数が多い場合には、従来は複数のキー
・バッファ回路を並列に用いるようなことをせず、ソフ
トウェアにより、入・出力ボートを制御することにより
、キー・スキャニングを行う方式が採用されでいた。

しかし、このような従来の方式では、キーの数が多い場
合、回路およびソフトウェアが極めて複雑になるだけで
なく、操作も面倒であり、しかも高価になるという欠点
があった。

本発明は、このような従来の欠点を解決するためになさ
れたもので、主キー・バッファ回路と少くとも１個の副
キー・バッファ回路とを備え、いずれかの副キ−・バッ
ファ回路におけるキー・エントリーの際には、主キー・
バッファ回路と尚該副キ−・バッファ回路とにダミー・
キー信号を記憶せしめるようにして、複数のキー・バッ
ファ回路の使用を可能にした方法である。

つまり、キー回路のキー０９押された順序をＣＰＵが判
断するために、タミー・キー信号をキー・バッファ回路
に記憶させておく。

そしてダミー・キー信号がなければ一方のキー・バッフ
ァ回路をそのまま続けて読み出し、ダミー・キー信号が
あられれたら他方のキー・バッファ回路に切換えて読み
出すようにする。

このような方法にすればＣＰＵは、キーの押された順序
と同じ順序で読み出すこととなる。

以下、本発明の実施例を図面について説明する。

まず、最も簡単な例として２個０キー・バッファ回路を
結合した場合を第１図および第２図について説明すると
、２個の午−バッファ回路Ａ、Ｂはそれぞれ操作キ一部
ａｌ、ｂ１、キー信号の入力回路ａ２ 、ｂ２およびバ
ッファ部ａ３ 、ｂ３からなり、一方を主キー・バッフ
ァ回路Ａ１他方を副キー・バッファ回路Ｂとする。

また、これらの回路Ａ、Ｂにおいて、キー信号θつ入力
回路ａ２゜ｂ２は、それぞれキー・スキャニング信号端
子ＸＡ１．ＸＡ２・・・、ＸＢ１． ＸＢ２・・・と、
キー信号の入力端子ＹＡＩ、ＹＡ２・・・、ＹＢ、 、
ＹＢ２・・・とを具備し、これらのうち、一方の回路
ＡにおけるＸＡ、・ＹＡｌのみダミー・キー信号の入力
用であり、また、他方の回路ＢにおけるＹＢｎは、ダミ
ー・千−信号０人力専用端子である。

さらに、操作キ一部ａ１゜ｂｌにおいて、交点め○印は
有効キーをあられしている。

前記上および副キー・バッファ回路Ａ、Ｂ間は、タミー
・キー信号発生回路Ｃを介して結合されている。

こいダミー・キー信号発生回路Ｃは、オアゲートＯＲ，
ＩＪ Ｉ−’Ｊガー可能な単安定マルチバイブレークか
らなり、２キー・ロール・オーバーを可能とするための
保持回路Ｍ１、この保持回路Ｍ１に結合された単安定マ
ルチバイブレータＭ２、前記保持回路Ｍ、および単安定
マルチバイブレータＭ２にそれぞれ結合された一ｒンド
ゲートＤＡ、ＤＢで構成されている。

なお、第２図の回路は、本発明の要旨のみを説明するた
めのものであり、極性、電圧レベル変換などに必要な回
路は省略されている。

つぎに、本発明の詳細な説明する。

主キー・バッファ回路Ａのキー信号を、ＫＡｌ。

ＫＡ２．ＫＡ３・・・、主キー・バッファ回路Ａｏ）ダ
ミー・キー信号を、ＤＡｌ、ＤＡ２．ＤＡ３・・・とし
、副キー・バッファ回路Ｂのキー信号をＫＢ、、ＫＢ２
゜ＫＢ３・・・、副キー・バッファ回路Ｂのダミー・キ
ー信号をＤＢｌ、ＤＢ２．ＤＢ３・・・とする。

つぎに書き込みおよび読み出しの順序を説明する。

まず、キー信号のキー・バッファ回路Ａ、Ｂへの書き込
みかつぎの順序で行なわれるものとする。

ただし、×印のＫＡ、、ＫＡ２間、ＫＢ２１ＫＢ３間、
ＫＡ４．ＫＢ４問およびＫＢ６．ＫＡ５間は、２キー・
ロール・オーバーとする。

まず、一方Ｑつ操作子一部ａ１０）うち、キー信号ＫＡ
、に対応する個所を閉じると、バッファ部ａ３の第１番
目に、そＯ）キー信号ＫＡ、が格納され、ついでキー信
号ＫＡ２に対応する個所を押すと、第２番目にそ０）′
キー信号ＫＡ２が格納される。

つぎに、他方の操作キ一部ｂ１のキー信穐Ｂ１を押すと
、バッファ部ｂ３の第１番目に、そのキー信号ＫＢ、が
格納される。

同時にオアゲートＯＲを介して保持回路Ｍ１が作動する
。

この保持回路Ｍ１は、操作キーθつ押されている間中出
力信号が保持され、この保持回路Ｍ１の出力信号がアン
トゲ−１−ＤＡ−へ送られる。

そのためアントゲ−１・Ｉ）Ａが開き、スキャニング信
号端子ＸＡ、から０つ信号がアントゲ−１−ＤＡ−を経
てダミー・キー信号ＤＡ １となって、一方のバッファ
部ａ３の第３番目に格納される。

前記保持回路Ｍ、がオフして、ダミー・キー信号ＤＡ、
がなくなると、つぎの単安定マルチバイブレークＭ２が
作動する。

この回路Ｍ２は、同時にスキャニングされる１列０ダミ
ー・キーが一定時間押されるように、アンドゲートＤＢ
を開くので、こ０アンドゲートＤＢを経て、バッファ部
ｂ３の第２番目にダミー・千−信号ＤＢ、が格納される
。

つぎに、キー信号ＫＡ３では、バッファ部ａ３の第４番
目にこのキー信号ＫＡ３が格納されるだけでダミー・キ
ー信号は発生しない。

つぎに、他方の操作キ一部ｂ１において、キー信号ＫＢ
２とＫＢ３とが２キー・ロール・オーバーのとき、最初
のキー信号ＫＢ２に対しては、実質的にダミー・キー信
号は発生させず、つぎのキー信号ＫＢ３に対してダミー
・キー信号ＤＡ２．ＤＢ２が発生する。

つぎに、キー信号ＫＡ、に対してはダミーキー信号は発
生しない。

さらに、他方のキー入力回路ｂ１において、キー信号Ｋ
Ｂ４とＫＢ５とが２キー・ロール・オーバーでないとき
には、最初のキー信号ＫＢ４に対してもダミー・キー信
号ＤＡ−３゜ＤＢ３を発生させ、つぎのキー信号ＫＢ５
に対してもさらにダミー・キー信号ＤＡ４．ＤＢ４を発
生させる。

つまり、この他方Ｑつキー信号ＫＢ５から方のキー信号
ＫＡ、へ移行する際の２キー・ロールオーバーでは、最
初θつキー信号ＫＢ、に対してダミー・キー信号ＤＡ４
．ＤＢ４を発生させるものである。

以上０）作用をまとめると、原則として、他方の操作キ
一部ｂ１のいずれＱつキー信号ＫＢ 、 ＋ ＫＢ２ｔ
ＫＢ３・・・に対しても、一方のバッファ部ａ３と他方
のバッファ部ｂ３にそれぞれダミー・キー信号を発生さ
せる。

しかし、この他方の操作子一部ｂ１において、２キー・
ロール・オーバーがあると最初のキー信号に対してはダ
ミー・キー信号を発生させないということとなる。

つぎに読み出しめ順序を説明する。

まず、ＣＰＵ（中央制御装置）は、一方めバッファ部ａ
３の読出し、から開始する。

ここで、−万〇バッファ部ａ３にキー信号が格納されて
いれは順次読み出しでゆく。

しかし、ダミー・キー信号が格納されている場合には、
他方０）バッフ−ｒ部ｂ３の読み出しに切換わる。

そしてこ０バッファ部ｂ３の読み出しを行０）、この中
にダミー・キー信号が格納されていると、再び一方σつ
バッファ部ａ３の読み出しに復帰する。

以上０ようにして、第１図のように格納された千−信号
は、ＫＡ、 、 ＫＡ２． ＤＡ、 、 ＫＢ、 ＋
ＤＢ、 ｒＫＡ３．ＤＡ２．ＫＢ２．ＫＢ３．ＤＢ２．
ＫＡ４．ＤＡ３゜ＫＢ４．ＤＢ３．ＤＡ４．ＫＢ５．Ｄ
Ｂ４．ＫＡ、の順で読み出される。

つぎに、前記実施例では、主キー・バッファ回＠Ａと、
１個の副キー・バッファ回路Ｂの場合について説明した
。

しかし、３個以上のキー・バッファ回路の場合も同様で
ある。

例えは、第３図のように、３個の千−・バッファ回路Ａ
、 Ｂ、 、 Ｂ２゜の場合、Ａを主回路、Ｂ１とＢ
２を副回路とし、主斜路Ａに対し、それぞれ副回路Ｂ１
． Ｂ２を並列に拡張する。

すなわち、第１副回路Ｂ１の書き込みのときは、主回路
Ａと第１副回路Ｂ１にそれぞれダミー・千−信号を発生
させ、第２副回路Ｂ２の書き込みのときは、主画路Ａと
第２副回路Ｂ２にそれぞれダミー・キー信号を発生させ
るようにすればよい。

同一副回路Ｂ１またはＢ２内では、２キー・ロール・オ
ーバー機能を確保することは勿論である。

本発明は、上述０ように複数のキー・バッファ回路を用
いた場合において、他方Ｑ）キー・バッファ回路０キ一
信号のエントリーに際してはダミー・キー信号を発生さ
せるような方法とした。

したがって、１台の装置に同時に複数のキー・バッファ
回路を使用してもキー信号のエンドＩＪ−された順序に
従って正しくキー信号を読み出すことができ、汎用の部
品の使用による構成が目■能となって安価に提供でき、
しかも操作が簡単である。

また、２キー・ロール・オーバー機能も失われることも
ないなどすぐれた効果を有する。

【図面の簡単な説明】

図は、本発明による複数の千−・バッファ回路の結合方
法を具体化するための実施例を示すもので、第１図は第
１実施例のブロック図、第２図は第１図の要部の具体的
回路図、第３図は第２実施例のブロック図である。 Ａ・・・・・・主キー、バッファ回路、Ｂ、Ｂ１．Ｂ２
・・・・・・副キー・バッファ回路、Ｃ２Ｃ１，Ｃ２・
・・・・・タミー・十−信号発生回路、ａｌ、ｂｌ・・
・・・・操作キ一部、Ｂ２ 、Ｂ２・・・・・・キー信
号の入力回路、Ｂ３．Ｂ３゜Ｂ１３．Ｂ２３・・・・・
・バッファ部、ＤＡ、ＤＢ・・・・・・アンドゲート、
ＯＲ・・・・・・オアゲート、Ｍ、・・・・・・リドリ
ガー可能な単安定マルチバイブレータ（保持回路）、Ｍ
２・・・・・・単安定マルチバイブレータ。

Claims (1)

1. 【特許請求の範囲】 １ 主キー回路に対応する主キ−・バッファ回路と少な
   くとも１個の副キー回路に対応する副キー・バッファ回
   路と少なくとも１個のダミー・キー信号発生回路とを備
   え、前記主キー・バッファ回路のキー・エントリ一時に
   は、キーの操作順序でこの主キー・バッファ回路にキー
   信号を入力し、前記副キー・バッファ回路のキー・エン
   トリーであって、２キー・ロール・オーバーでない時に
   は、前記主キー・バッファ回路に対しではダミー・キー
   信号を入力させ、副キー・バッファ回路に対しては、キ
   ー信号を入力後ダミー・キー信号を人力させ、副キー・
   バッファ回路のキー・エントリーであって２キー・ロー
   ル・オーバ一時には、保持回路により最後のキー信号に
   対してのみ主および副キー・バッファ回路にダミー・キ
   ー信号を入力させ、読出しの際、ダミー・キー信号があ
   ると、一方から他方のキー・バッファ回路へ切換えて読
   出すようにしたことを特徴とする複数のキー・バッファ
   回路の結合方法。 ２ 副キー・バッファ回路いすべて０）キー信号のオア
   出力でリドリガー単安定マルチバイブレークからなる保
   持回路を作動して主キー・バッファ回路へのダミー・キ
   ー信号を制御し、前記保持回路の出力で単安定マルチバ
   イブレークを作動して副キ−・バッファ回路へ０ダミー
   ・千−信号を制御してなる特許請求の範囲第１項記載の
   複数のキー・バッファ回路の結合方法。 ３１個の主キー−バッファ回路を主体とし、複数の副キ
   ー・バッファ回路を互いに並列に拡張し、主キー・バッ
   ファ回路とそれぞれの副キー・バッファ回路との間にそ
   れぞれダミー・キー信号発生回路を結合してなる特許請
   求の範囲第１項または第２項記載の複数のキー・バッフ
   ァ回路の結合方法。