JPS5827373A - 電界効果トランジスタの製法 - Google Patents
電界効果トランジスタの製法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電界効果トランジスタの製法に関する。
電界効果トランジスタの製法として従来、第１図〜第４
図に示す如（、例えば半絶縁性ＧａＡｓでなる基板１を
予め用意しく第１図）、而してその基板１内にその主面
２＠より例えばＮ型の半導体層３を、例えばＳＩの如き
Ｎ型不純物のイオン打込処理によってストライプ状に形
成しく第２図）、斯くて基板１の主’４２側にＮ型の半
導体層３を形成してなる構成の半導体基板４を得、次に
その半導体基板４の半導体層３にソース電極５及びドレ
イン電極６を所要の内側間間隔を保つでオーミッタに附
しＣａ２図）、然る后半導体基板４上に半導体層３を横
切って嬌長せるゲート電極７を半導体層３との間でショ
ットキ接合８を形成すべく形成し、斯くて目的とせる電
界効果トランジスタを得るという方法が提案されている
。
図に示す如（、例えば半絶縁性ＧａＡｓでなる基板１を
予め用意しく第１図）、而してその基板１内にその主面
２＠より例えばＮ型の半導体層３を、例えばＳＩの如き
Ｎ型不純物のイオン打込処理によってストライプ状に形
成しく第２図）、斯くて基板１の主’４２側にＮ型の半
導体層３を形成してなる構成の半導体基板４を得、次に
その半導体基板４の半導体層３にソース電極５及びドレ
イン電極６を所要の内側間間隔を保つでオーミッタに附
しＣａ２図）、然る后半導体基板４上に半導体層３を横
切って嬌長せるゲート電極７を半導体層３との間でショ
ットキ接合８を形成すべく形成し、斯くて目的とせる電
界効果トランジスタを得るという方法が提案されている
。
所で斯る従来の製法によって得られる電界効果トランジ
スタは、そのソース電極５及びゲート電極７下に制御電
圧を印加すれば、半導体層３内にショットキ接合８１１
より基板１＠に向かって拡がる空乏層か得られ、この為
ソース電極５及びドレイン電極６閣に流れる電流が、ソ
ース電極５及びゲート電極７に印加する制御電圧の値に
応じて変化するという電界効果トランジスタきしての機
能を呈するものであるが、斯る電界効果トランジスタの
場合、ソース電極５及びドレイン電極６間で出来得る限
り小なる内部抵抗しか呈しないことが所望とされ、この
為半導体層５のソース電極５及びドレイン電極６の夫々
とケート電極７との間の領域の長さが出来得る限り小で
あることが所望とされているものである。
スタは、そのソース電極５及びゲート電極７下に制御電
圧を印加すれば、半導体層３内にショットキ接合８１１
より基板１＠に向かって拡がる空乏層か得られ、この為
ソース電極５及びドレイン電極６閣に流れる電流が、ソ
ース電極５及びゲート電極７に印加する制御電圧の値に
応じて変化するという電界効果トランジスタきしての機
能を呈するものであるが、斯る電界効果トランジスタの
場合、ソース電極５及びドレイン電極６間で出来得る限
り小なる内部抵抗しか呈しないことが所望とされ、この
為半導体層５のソース電極５及びドレイン電極６の夫々
とケート電極７との間の領域の長さが出来得る限り小で
あることが所望とされているものである。
然し乍ら、上述せる従来の製法の場合、ソース電極５及
びドレイン電極６がマスクを用いて形成されるも、その
形成時のマスク合せの為にソース電極５及びドレイン電
極６を、それ等の夫々とゲート電極７との間の内側間間
隔をして小なるものとして形成するに一定の限度を有し
、この為電界効果トランジスタを上述せる所望事項を十
分満足せるものとして得ることが出来ないという欠点を
有していた。又半導体層３のソース電極５及びドレイン
電極６の夫々とゲート電極７間の領域が、ゲート電極７
下の領域と同じ不純物ａｍを有していて、その不純物濃
度が低いのでそれ等領域が表面状態の変化に応じて抵抗
変化の伴なったものとして得られる惰れを有し、依って
電界効果トランジスタを所期の特性を有するものとして
得ることが困−である等の欠点を有していた。
びドレイン電極６がマスクを用いて形成されるも、その
形成時のマスク合せの為にソース電極５及びドレイン電
極６を、それ等の夫々とゲート電極７との間の内側間間
隔をして小なるものとして形成するに一定の限度を有し
、この為電界効果トランジスタを上述せる所望事項を十
分満足せるものとして得ることが出来ないという欠点を
有していた。又半導体層３のソース電極５及びドレイン
電極６の夫々とゲート電極７間の領域が、ゲート電極７
下の領域と同じ不純物ａｍを有していて、その不純物濃
度が低いのでそれ等領域が表面状態の変化に応じて抵抗
変化の伴なったものとして得られる惰れを有し、依って
電界効果トランジスタを所期の特性を有するものとして
得ることが困−である等の欠点を有していた。
依って本発明は上述せる欠点のない新規な電界効果トラ
ンジスタの製法を提案せんとするもので、以下詳述する
所より明らかとなるであろう。
ンジスタの製法を提案せんとするもので、以下詳述する
所より明らかとなるであろう。
＃！５図〜第１５図はショットキ接合型電界効果トラン
ジスタの製法に本発明を適用せる場合の一例を示し、平
らな主面１１を有する例えば半絶縁性ＧａＡｓ でなる
基板１２を予め用意しく＃！５図）、而してその基板１
２内にその主面１１＠より例えばＮｕの半導体層１４を
、ｓ五の如きＮＷ不純物の例えばイオン打込部ＩＩＫよ
って例えばストライプ状に形成しく＃１６図）、斯くて
基板１２の主面１１＠に半導体層１４を形成してなる構
成の半導体基板１５を得る。
ジスタの製法に本発明を適用せる場合の一例を示し、平
らな主面１１を有する例えば半絶縁性ＧａＡｓ でなる
基板１２を予め用意しく＃！５図）、而してその基板１
２内にその主面１１＠より例えばＮｕの半導体層１４を
、ｓ五の如きＮＷ不純物の例えばイオン打込部ＩＩＫよ
って例えばストライプ状に形成しく＃１６図）、斯くて
基板１２の主面１１＠に半導体層１４を形成してなる構
成の半導体基板１５を得る。
次に半導体基１１ｉＬ１５の半導体層１４１１の主面１
６上に、半導体層１４を外部に臨ませる息１７及び１８
を所要の内側間間隔を保って並置突設を形成してなり従
ってそれ等窓１７及び１８間の部１９を以って半導体層
１４を帯状パターンを以って横切って延長せる、例えば
フォトレジスト層でなるマスク層２０をそれ自体は公知
の方法によって形成する（躬７図）０次にマスク層２０
をマスクとせる半導体層１４内への８ｉの如きＮ型不＠
−の例えばイオン打込処理によって、半導体層１４の窓
１７及び１８に−む領域下ＫＮａ！不純轡を高精度に含
む半導体領域２１及び２２を、基板１２に達する深さに
形成する（第８図）。
６上に、半導体層１４を外部に臨ませる息１７及び１８
を所要の内側間間隔を保って並置突設を形成してなり従
ってそれ等窓１７及び１８間の部１９を以って半導体層
１４を帯状パターンを以って横切って延長せる、例えば
フォトレジスト層でなるマスク層２０をそれ自体は公知
の方法によって形成する（躬７図）０次にマスク層２０
をマスクとせる半導体層１４内への８ｉの如きＮ型不＠
−の例えばイオン打込処理によって、半導体層１４の窓
１７及び１８に−む領域下ＫＮａ！不純轡を高精度に含
む半導体領域２１及び２２を、基板１２に達する深さに
形成する（第８図）。
次に半導体領域２１及び２２上；及びマスク層２０上に
、例えばＳｔＯ，でなる絶縁層２３及び２４：及び２５
を、例えばマグネトロンスパッタリング法（よって、マ
スク層２０の以下の犀さを以って形成する（第９図）。
、例えばＳｔＯ，でなる絶縁層２３及び２４：及び２５
を、例えばマグネトロンスパッタリング法（よって、マ
スク層２０の以下の犀さを以って形成する（第９図）。
次にマスク層２０に対するエツチング処理により、その
マスク層２０をその上に形成された絶縁層２５と共に除
去する（第１０図）。
マスク層２０をその上に形成された絶縁層２５と共に除
去する（第１０図）。
次に、半導体領域２１及び２２がイオン打込処理によっ
て形成され、この為それ等半導体領域２１及び２２が損
傷を受けているものとした場合、その損傷を回復させる
為に、例えば、温［８００℃程度、時間２０分程度の熱
処理をなして后、絶縁層２５及び２４に半導体領域２１
及び２２を外部に臨ませる窓２６及び２７をそれ自体は
公知の方法によって形成する（＠１１＠）。尚上述せる
熱処理時、半導体基板１５がＧａＡｓ でなる場合、そ
れを構成せるＡｓ原子が失なわれることのない様に、上
述せる熱処理を比較的濁いムｉガス状雰囲気中でなすを
可とする。又半導体基板１５の半導体層１４＠及びそれ
とは反対側の雨上に例えばプラズマ蒸着法によって８ｉ
Ｎ層を形成して后、上述せる熱処理をなし、然る后Ｓｉ
Ｎ層をプラズマエツチング法によって除去することも出
来る。
て形成され、この為それ等半導体領域２１及び２２が損
傷を受けているものとした場合、その損傷を回復させる
為に、例えば、温［８００℃程度、時間２０分程度の熱
処理をなして后、絶縁層２５及び２４に半導体領域２１
及び２２を外部に臨ませる窓２６及び２７をそれ自体は
公知の方法によって形成する（＠１１＠）。尚上述せる
熱処理時、半導体基板１５がＧａＡｓ でなる場合、そ
れを構成せるＡｓ原子が失なわれることのない様に、上
述せる熱処理を比較的濁いムｉガス状雰囲気中でなすを
可とする。又半導体基板１５の半導体層１４＠及びそれ
とは反対側の雨上に例えばプラズマ蒸着法によって８ｉ
Ｎ層を形成して后、上述せる熱処理をなし、然る后Ｓｉ
Ｎ層をプラズマエツチング法によって除去することも出
来る。
次に半導体領域２１及び２２に、窓２６及び２７を通じ
て、ソース電極２８及び２９を、それ自体は公知の例え
ば９７トオフ法によってオーミックに謝す（第１２図）
。
て、ソース電極２８及び２９を、それ自体は公知の例え
ば９７トオフ法によってオーミックに謝す（第１２図）
。
然る后牛尋体層１４に、その半導体領域２１及び２２ｔ
ｋｌに於て、ゲート電極３０を半導体層１４との間でシ
ョットキ接合３１を形成すべく、それ自体は公知の檀々
の方法によって形成しく第１ｓＦｓａ＞、斯（て目的と
せる電界効果トランジスタを得る。
ｋｌに於て、ゲート電極３０を半導体層１４との間でシ
ョットキ接合３１を形成すべく、それ自体は公知の檀々
の方法によって形成しく第１ｓＦｓａ＞、斯（て目的と
せる電界効果トランジスタを得る。
以上にて本発明による電界効果トランジスタの製法の一
例が明らかとなったが、斯る製法によって得られる電界
効果トランジスタの構成によれば、その千尋体層１４及
び半導体領域２１ｉび２２ニゲ−）＄＠３０；及びショ
ットキ接合６１が夫々第１〜ｗＪ４図にて上述せる従来
の製法番こよって得られる電界効果トランジスタ（第４
図）に於ける半導体層Ｓに、ソース電極５；ドレイン電
極６；ゲート電極７；及びショットキ接合８に対応して
いるので、前述せる従来の電界効果トランジスタと同様
の電界効果トランジスタとしての機能を呈すること明ら
かである。然し乍ら本発明により得られる電界効果トラ
ンジスタの場合、ソース電極２８及びドレイン電極２９
の夫々とゲート電極５０との閏の半導体層が、ゲート電
極３０下の半導体基１４に比し高い不純−ｍ度を有する
半導体領域２１及び２２でなり、従ってソース１ｌｌｌ
、他２８及びドレイン電極２９閣で、前述せる従来の電
界効果トランジスタの場合に比し格段的に小なる内部抵
抗しか呈さす、依って従来の電界効果トランジスタに比
し優れた電界効果トランジスタとしての機能を呈するも
のである。
例が明らかとなったが、斯る製法によって得られる電界
効果トランジスタの構成によれば、その千尋体層１４及
び半導体領域２１ｉび２２ニゲ−）＄＠３０；及びショ
ットキ接合６１が夫々第１〜ｗＪ４図にて上述せる従来
の製法番こよって得られる電界効果トランジスタ（第４
図）に於ける半導体層Ｓに、ソース電極５；ドレイン電
極６；ゲート電極７；及びショットキ接合８に対応して
いるので、前述せる従来の電界効果トランジスタと同様
の電界効果トランジスタとしての機能を呈すること明ら
かである。然し乍ら本発明により得られる電界効果トラ
ンジスタの場合、ソース電極２８及びドレイン電極２９
の夫々とゲート電極５０との閏の半導体層が、ゲート電
極３０下の半導体基１４に比し高い不純−ｍ度を有する
半導体領域２１及び２２でなり、従ってソース１ｌｌｌ
、他２８及びドレイン電極２９閣で、前述せる従来の電
界効果トランジスタの場合に比し格段的に小なる内部抵
抗しか呈さす、依って従来の電界効果トランジスタに比
し優れた電界効果トランジスタとしての機能を呈するも
のである。
所で上述せる本発明による電界効果トランジスタの製法
によれば、上述せる優れた電昇効果トランジスタとして
の機能を呈する電界効果トランジスタを、半絶縁性乃至
絶縁性基板１２の生肉１１側にＮｌｌの半導体層１４を
形成してなる構成の半導体基＆１５を用意しく第６図）
、その半導体基板１５の主面１６上に半導体層１４を所
要のパターンを以って横切って砥長せるマスク層２０を
形成しく第７図）、そのマスク層２０をマスクとして半
導体層１４内にＮ型不純物の導入された半導体領域２１
及び２２を形成しく第８図）、半導体基板１５上にマス
ク層２０４こ代えマスク層２０の反転パターンを有する
絶縁層２６及び２４を形成しく第１０図）、絶縁層２６
及び２４に半導体領域２１及び２２を外部に臨ませる窓
２６及び２７を形成しく第１１図）、半導体領域２１及
び２２に［２６及び２７を通じて電極２８及び２９をオ
ーミックに附しく第１２図）、然る后半導体層１４に半
導体領域２１及び２２間に於て電極３０をショットキ接
合３１を形成すべく附すという、全体として極めて簡易
な工程で、しかもそれ等工程に於て徽細なマスク合せを
要せずして容易に得ることが出来る大なる＊＊を有する
ものである。
によれば、上述せる優れた電昇効果トランジスタとして
の機能を呈する電界効果トランジスタを、半絶縁性乃至
絶縁性基板１２の生肉１１側にＮｌｌの半導体層１４を
形成してなる構成の半導体基＆１５を用意しく第６図）
、その半導体基板１５の主面１６上に半導体層１４を所
要のパターンを以って横切って砥長せるマスク層２０を
形成しく第７図）、そのマスク層２０をマスクとして半
導体層１４内にＮ型不純物の導入された半導体領域２１
及び２２を形成しく第８図）、半導体基板１５上にマス
ク層２０４こ代えマスク層２０の反転パターンを有する
絶縁層２６及び２４を形成しく第１０図）、絶縁層２６
及び２４に半導体領域２１及び２２を外部に臨ませる窓
２６及び２７を形成しく第１１図）、半導体領域２１及
び２２に［２６及び２７を通じて電極２８及び２９をオ
ーミックに附しく第１２図）、然る后半導体層１４に半
導体領域２１及び２２間に於て電極３０をショットキ接
合３１を形成すべく附すという、全体として極めて簡易
な工程で、しかもそれ等工程に於て徽細なマスク合せを
要せずして容易に得ることが出来る大なる＊＊を有する
ものである。
又上述せる本発明の製法によれば、ソース電極２８及び
ドレイン電極２９の夫々とゲート電極６０との間の半導
体層が、ゲート電極５ｏ下の半導体層１４に比し高い不
純物濃度を有する半導体領域２１及び２２であるので、
それ等半導体領域２１及び２２が表面状態の変化に応じ
て抵抗変化の伴なったものとして得られる憧れを殆んど
有さす、依って電界効果トランジスタを所期の特性を有
するものとして容易に得ることが出来るという特徴も併
せ有するものである。
ドレイン電極２９の夫々とゲート電極６０との間の半導
体層が、ゲート電極５ｏ下の半導体層１４に比し高い不
純物濃度を有する半導体領域２１及び２２であるので、
それ等半導体領域２１及び２２が表面状態の変化に応じ
て抵抗変化の伴なったものとして得られる憧れを殆んど
有さす、依って電界効果トランジスタを所期の特性を有
するものとして容易に得ることが出来るという特徴も併
せ有するものである。
次にａ＠１４図〜第１８図を伴なって、ＰＮ接合型電界
効果トランジスタの製法に本発明を適用した場合の一例
を述べるに、第１図〜第１０図にて前述せる工程を経て
マスク層２０に代えその反転パターンを有する絶縁層２
６及び２４を形成して后、牛尋体基破１５及び絶縁層２
５及び２４上に、半導体層１４を半導体領域２１及び２
２間に於て外部に臨ませる窓４１を穿設してなるマスク
層４２を例えばフォトレジストを用いてそれ自体は公知
の方法で形成する（第１４図）。この場合窓４１を絶縁
層２５及び２４を窓４１内に臨ませる大いさとする。
効果トランジスタの製法に本発明を適用した場合の一例
を述べるに、第１図〜第１０図にて前述せる工程を経て
マスク層２０に代えその反転パターンを有する絶縁層２
６及び２４を形成して后、牛尋体基破１５及び絶縁層２
５及び２４上に、半導体層１４を半導体領域２１及び２
２間に於て外部に臨ませる窓４１を穿設してなるマスク
層４２を例えばフォトレジストを用いてそれ自体は公知
の方法で形成する（第１４図）。この場合窓４１を絶縁
層２５及び２４を窓４１内に臨ませる大いさとする。
次にマスク層４２、及び絶縁層２３及び２４をマスクと
せる、Ｂｅの如きＰ型不純物の例えばイオン打込処理に
より、半導体層１４内に、その上面側より、半導体領域
２１及び２２間に於て、Ｐ型の半導体領域４３をＰＮ接
合４４を形成すべく形成する（第１５図）０ 次にマスク層４２を半導体基ｉｌ！Ｌ１５、及び絶縁層
２３及び２４上より除去しく第１６図）、続いて絶縁層
２５及び２４に第１１図にて上述せると同様に半導体領
域２１及び２２を外部に臨ませる窓２６及び２７を穿設
する（第１７図）。
せる、Ｂｅの如きＰ型不純物の例えばイオン打込処理に
より、半導体層１４内に、その上面側より、半導体領域
２１及び２２間に於て、Ｐ型の半導体領域４３をＰＮ接
合４４を形成すべく形成する（第１５図）０ 次にマスク層４２を半導体基ｉｌ！Ｌ１５、及び絶縁層
２３及び２４上より除去しく第１６図）、続いて絶縁層
２５及び２４に第１１図にて上述せると同様に半導体領
域２１及び２２を外部に臨ませる窓２６及び２７を穿設
する（第１７図）。
然る后、半導体領域２１及び２２に、第１２−にて上述
せると同様に、窓２６及び２７を通じて、ソース電極２
８及びドレイン電極２９をオーミックに附し、又半導体
領域４３に、半導体領域２１及び２２間、に於て、ゲー
ト電極ＳＯ′をオーミックに附しくｊ９！１８図）、斯
くて目的とせる電界効果トランジスタを得る。
せると同様に、窓２６及び２７を通じて、ソース電極２
８及びドレイン電極２９をオーミックに附し、又半導体
領域４３に、半導体領域２１及び２２間、に於て、ゲー
ト電極ＳＯ′をオーミックに附しくｊ９！１８図）、斯
くて目的とせる電界効果トランジスタを得る。
以上にて本発明による電界効果トランジスタの製法の他
の例が明らかとなったが、斯る製法番こよって得られる
電界効果トランジスタの構成によれば、それが、第５図
〜第１６図にて上述せる本発明の製法によって得られる
第１６図に示す電界効果トランジスタに於て、そのショ
ットキ接合３１が、ＰＮ接合４４に置換されてなること
を除いては、第１３図の電界効果トランジスタと同様で
あるので、第１３図の電界効果トランジスタと同様の優
れた電界効果トランジスタとしての機能を呈すること明
らかであるが、第１４図〜第１８図にて上述せる本発明
の製法によれば、第５図〜第１６図にて上述せる本発明
の製法に於て、その工程に絶縁層２５及び２４をマスク
として半導体層１４内に半導体領域２１及び２２間に於
てＰ型の半導体領域４５をＰＮ接−８−４４を形成すべ
く形成する工程が加わり、又半導体層１４にゲート電極
５０をショットキ接合５１を形成すべく附す工程に代え
、半導体領域４５にゲート′ｗ／！Ｌ祢３０′をオーミ
ックに附すことを除いては、第５悶〜第１５図にて上述
せる本発明の製法と同様であるので、第５図〜第１６図
にて上述せる本発明の製法と同様の優れた特徴を有する
ものである。
の例が明らかとなったが、斯る製法番こよって得られる
電界効果トランジスタの構成によれば、それが、第５図
〜第１６図にて上述せる本発明の製法によって得られる
第１６図に示す電界効果トランジスタに於て、そのショ
ットキ接合３１が、ＰＮ接合４４に置換されてなること
を除いては、第１３図の電界効果トランジスタと同様で
あるので、第１３図の電界効果トランジスタと同様の優
れた電界効果トランジスタとしての機能を呈すること明
らかであるが、第１４図〜第１８図にて上述せる本発明
の製法によれば、第５図〜第１６図にて上述せる本発明
の製法に於て、その工程に絶縁層２５及び２４をマスク
として半導体層１４内に半導体領域２１及び２２間に於
てＰ型の半導体領域４５をＰＮ接−８−４４を形成すべ
く形成する工程が加わり、又半導体層１４にゲート電極
５０をショットキ接合５１を形成すべく附す工程に代え
、半導体領域４５にゲート′ｗ／！Ｌ祢３０′をオーミ
ックに附すことを除いては、第５悶〜第１５図にて上述
せる本発明の製法と同様であるので、第５図〜第１６図
にて上述せる本発明の製法と同様の優れた特徴を有する
ものである。
向上遂に於ては本発明の僅かな例を示したにＷｔす、例
えは半導体基板１５を、半絶縁性半導体基板上にエピタ
キシャル成長に形成されたストライプ状のＮ型の半導体
層を形成せる構成とすることも出来、勿論上述せる「Ｎ
型」をＦＰ型」、［Ｐ型１をｒＮｍ、Ｊと読み替えた構
成とすることも出来、その他本発明の精神を脱すること
なしに種々の変型変更をなし得るであろう。
えは半導体基板１５を、半絶縁性半導体基板上にエピタ
キシャル成長に形成されたストライプ状のＮ型の半導体
層を形成せる構成とすることも出来、勿論上述せる「Ｎ
型」をＦＰ型」、［Ｐ型１をｒＮｍ、Ｊと読み替えた構
成とすることも出来、その他本発明の精神を脱すること
なしに種々の変型変更をなし得るであろう。
第１図〜第４図は従来の電界効果トランジスタの製法を
示す順次の工程に於ける略腺図、第５図〜第１５図は本
発明による電界効果トランジスタのＭｆｆｉの一例を示
す順次の工程に於ける略森図、第１４図〜第１８図は本
発明による電界効呆トランジスタの他の例を示す順次の
工程に於ける略−図である。 図中、１１は半導体基板、１４は半導体層、１５は半導
体基板、２０はマスク層、２１及び２２は半導体領域、
２６及び２４は絶縁層、２６及び２７は窓、２８．２９
．３０及び３０′は電極、３１はショットキ接合、４６
は半導体領域、４４は’Ｐ Ｎ接合を夫々示す。 出願人 日本電信１１１＃ｊ公社 第９図Ａ −−１」 第９図ＢＣ」 Ｖす 第１Ｏ図Ａ □ 一？〃 第９図Ｃ １ ２ β 」 ＝２４ 第１０１図Ｃ ロー＼ 箱１３図Ａ Ｃコ 第１３きＡＢ Ｃ″ 第１３ＬｕＧ 第１４図Ｃ 菅 山− 第１７図Ａ Ｃ″″！ 第１８図Ａ 」 Ｃ」 １零１０−ロ 第１７図 第１８図Ｃ０
示す順次の工程に於ける略腺図、第５図〜第１５図は本
発明による電界効果トランジスタのＭｆｆｉの一例を示
す順次の工程に於ける略森図、第１４図〜第１８図は本
発明による電界効呆トランジスタの他の例を示す順次の
工程に於ける略−図である。 図中、１１は半導体基板、１４は半導体層、１５は半導
体基板、２０はマスク層、２１及び２２は半導体領域、
２６及び２４は絶縁層、２６及び２７は窓、２８．２９
．３０及び３０′は電極、３１はショットキ接合、４６
は半導体領域、４４は’Ｐ Ｎ接合を夫々示す。 出願人 日本電信１１１＃ｊ公社 第９図Ａ −−１」 第９図ＢＣ」 Ｖす 第１Ｏ図Ａ □ 一？〃 第９図Ｃ １ ２ β 」 ＝２４ 第１０１図Ｃ ロー＼ 箱１３図Ａ Ｃコ 第１３きＡＢ Ｃ″ 第１３ＬｕＧ 第１４図Ｃ 菅 山− 第１７図Ａ Ｃ″″！ 第１８図Ａ 」 Ｃ」 １零１０−ロ 第１７図 第１８図Ｃ０
Claims (1)
- 【特許請求の範囲】 １、 半絶縁性乃至絶縁性基板の主面側に第１の導電型
を有する半導体層を形成してなる構成の半導体基板を用
意する工程と、 上記半導体基板の主面上に上記半導体層を所要のパター
ンを以って横切って延長せる→φ≠脅を号マスク層を形
成する工程と、上記マスク層をマスクとして上記半導体
層内に第１の導電型を与える不純物の導入された第１及
び第２の半導体領域を形成する工程と、 上記半導体基板上に上記マスク層に代え当該マスク層の
反転パ１ターンを有する絶縁層を形成する工程と、 上記絶縁層に上記第１及び第２の半導体領域を外部に臨
ませる第１及び第２の窓を形成する工程と、 上記第１及び第２の半導体領域に上記１／ｓ１及び第２
の窓を通じて第１及び第２の電極をオーきツクに附す工
程と、 上記半導体層にその上記第１及び第２の半導体領域間に
於て第３の電極をショットキ接合を形成すべく附す工程
とを含む事をｌｌｉ像とする電界効果トランジスタの製
法。 ２ 半絶縁性万全絶縁性基板の主両側に第１の導電型を
有する半導体層を形成してなる構成の半導体基板を用意
する工程と、 上記半導体基板の主面上に上記半導体層を所要のパター
ンを以って横切って嬌畏せる４す一弗告番マスク層を形
成する工程と、上記マスク層をマスクとして上記半導体
層内に第１の導電型を与える不純物の導入された第１及
び第２の半導体領域を形成する工程と、 上記半導体基板上に上記マスク層に代え轟皺マスク層の
反転パターンを有する絶縁層を形成する工程と、 上記絶縁層をマスクとして上記半導体装置にその上記第
１及び第２の半導体領域間に於て第１の導電型とは逆の
ａｌｌ！２の導電源を与える不純物の尋人された第３の
半導体領域をＰＮ接合を形成すべく形成する工程と、上
記絶縁鳩に上記第１及び第２の半導体領域を外部に臨ま
せる第１及び第２の窓を形成する工程と、 上記第１及び第２の半導体領域に上記１１１及び耐２の
窓を通じて第１及び第２の電極をオーミックに附し、上
記第３の半導体領域に第４の電極をオーミックに附す工
程と、する電界効果トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12582481A JPS5827373A (ja) | 1981-08-11 | 1981-08-11 | 電界効果トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12582481A JPS5827373A (ja) | 1981-08-11 | 1981-08-11 | 電界効果トランジスタの製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5827373A true JPS5827373A (ja) | 1983-02-18 |
Family
ID=14919841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12582481A Pending JPS5827373A (ja) | 1981-08-11 | 1981-08-11 | 電界効果トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827373A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53143177A (en) * | 1977-05-20 | 1978-12-13 | Hitachi Ltd | Production of field effect transistor |
| JPS5646562A (en) * | 1979-09-25 | 1981-04-27 | Sony Corp | Semiconductor device |
-
1981
- 1981-08-11 JP JP12582481A patent/JPS5827373A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53143177A (en) * | 1977-05-20 | 1978-12-13 | Hitachi Ltd | Production of field effect transistor |
| JPS5646562A (en) * | 1979-09-25 | 1981-04-27 | Sony Corp | Semiconductor device |
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