JPS5826052B2 - 蓄積プログラム製御装置の学習装置 - Google Patents
蓄積プログラム製御装置の学習装置Info
- Publication number
- JPS5826052B2 JPS5826052B2 JP54102056A JP10205679A JPS5826052B2 JP S5826052 B2 JPS5826052 B2 JP S5826052B2 JP 54102056 A JP54102056 A JP 54102056A JP 10205679 A JP10205679 A JP 10205679A JP S5826052 B2 JPS5826052 B2 JP S5826052B2
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- JP
- Japan
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- circuit
- register
- program control
- storage program
- control device
- Prior art date
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- Electrically Operated Instructional Devices (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
この発明は、蓄積プログラム制御装置の学習装置、特に
電子計算機、電子交換機等に用いられている蓄積プログ
ラム制御装置のディジタル回路を学習者に訓練させるた
めの学習装置に関するものである。
電子計算機、電子交換機等に用いられている蓄積プログ
ラム制御装置のディジタル回路を学習者に訓練させるた
めの学習装置に関するものである。
蓄積プログラム制御によるディジタル回路は、従来の単
機能のディジタル回路のように、一つの機能を実現する
回路ではなく、多くの機能を各種の基本回路により構成
するもので、各命令ごとに、各基本回路の制御順序等を
異にし、同一装置で、各種の機能を果すことができるよ
うにしたものである（この機能は、命令という形で与え
られ、各方式により、十数種類から、百数十種類のもの
まである）。
機能のディジタル回路のように、一つの機能を実現する
回路ではなく、多くの機能を各種の基本回路により構成
するもので、各命令ごとに、各基本回路の制御順序等を
異にし、同一装置で、各種の機能を果すことができるよ
うにしたものである（この機能は、命令という形で与え
られ、各方式により、十数種類から、百数十種類のもの
まである）。
従って、蓄積プログラムによるディジタル回路は、同一
回路ではあるが、各命令によって、異なった機能を果す
ために、異なる順序で動作するように構成されている。
回路ではあるが、各命令によって、異なった機能を果す
ために、異なる順序で動作するように構成されている。
このために、制御方法が複雑で、この回路動作を理解す
ることが、はなはだ困難なものになっている。
ることが、はなはだ困難なものになっている。
本発明は、この困難を解決するためになされたもので、
まず、非常に複雑な大形電子計算機や、電子交換機の制
御装置と制御構造の同じモデルを作成し、これに与えら
れた命令をデコーダで解読して、制御信号が決定される
と、これを表示し、この制御信号の動作を、その順序に
従って、手操作によって、ゆっくりと与えることにより
、この電子計算機モデルの動作を可視できるようにして
、動作を学習させるようにすることを目的としている。
まず、非常に複雑な大形電子計算機や、電子交換機の制
御装置と制御構造の同じモデルを作成し、これに与えら
れた命令をデコーダで解読して、制御信号が決定される
と、これを表示し、この制御信号の動作を、その順序に
従って、手操作によって、ゆっくりと与えることにより
、この電子計算機モデルの動作を可視できるようにして
、動作を学習させるようにすることを目的としている。
以下、図面にもとづいて、本発明の詳細な説明する。
第１図は、蓄積プログラム制御方式による電子計算機モ
デルの実施例であり、この図面にもとづいて、計算機回
路の動作を説明する。
デルの実施例であり、この図面にもとづいて、計算機回
路の動作を説明する。
まず、メモリバッファレジスタ（ＭＢＲ）に、主記憶装
置（ＭＭ）のＭ番地から取り出された情報が入っている
ものとする。
置（ＭＭ）のＭ番地から取り出された情報が入っている
ものとする。
ゲートＧ６を開くと、この情報が命令レジスタ（ＩＲ）
に入れられる。
に入れられる。
ＩＲのＦは命令コードで、Ｎは番地を示す。
命令コードは、デコーダ（ＤＥＣ）で解読され、コント
ローラ（ＣＴＬ）において制御線への信号やゲートを開
く順序等が決定される。
ローラ（ＣＴＬ）において制御線への信号やゲートを開
く順序等が決定される。
たとえば、この命令が加算命令（Ａｄｄ）であったとす
れば、ＣＴＬの制御により、演算回路（ＡＲＩＴＨ）は
、加算回路に設定され、ゲートを開く順序は、 Ｇ１→Ｇ２→Ｇ８→Ｇ４→Ｇ２→Ｇ５→Ｇ６のようにな
される。
れば、ＣＴＬの制御により、演算回路（ＡＲＩＴＨ）は
、加算回路に設定され、ゲートを開く順序は、 Ｇ１→Ｇ２→Ｇ８→Ｇ４→Ｇ２→Ｇ５→Ｇ６のようにな
される。
ゲー１−Ｇ、が開くと、Ｎ番地がアドレスレジスタ（Ａ
Ｒ）に入れられ、ゲートＧ２が開くと、主記憶装置（Ｍ
Ｍ）の中のＮ番地の内容（ｎ）が、メモリバッフアレシ
ス、り（ＭＢＲ）に取り出される。
Ｒ）に入れられ、ゲートＧ２が開くと、主記憶装置（Ｍ
Ｍ）の中のＮ番地の内容（ｎ）が、メモリバッフアレシ
ス、り（ＭＢＲ）に取り出される。
次にゲートＧ８が開くと、内容（ｎ）がＢレジスタ（Ｒ
ＥＧＢ）に入れられ、Ａレジスタ（ＲＥＧ Ａ）の内容
（ｋ）が演算回路（ＡＲＩＴＨ）により加算され、その
結果として（ｋ＋ｎ）がＡレジスタに入れられる。
ＥＧＢ）に入れられ、Ａレジスタ（ＲＥＧ Ａ）の内容
（ｋ）が演算回路（ＡＲＩＴＨ）により加算され、その
結果として（ｋ＋ｎ）がＡレジスタに入れられる。
次に、ゲートＧ４が開くと、ロケーションレジスタ（Ｌ
Ｒ）に入っていた、この加算命令の番地Ｍに１を加え（
これは加算回路ＡＤＤによる）これをアドレスレジスタ
（ＡＲ）に入れる。
Ｒ）に入っていた、この加算命令の番地Ｍに１を加え（
これは加算回路ＡＤＤによる）これをアドレスレジスタ
（ＡＲ）に入れる。
従って、該レジスタ（ＡＲ）の内容はＭ＋１となる。
次にゲートＧ２を開くと、Ｍ＋１番地の内容がレジスタ
（ＭＢＲ）に取り出される。
（ＭＢＲ）に取り出される。
また、ゲ゛−トＧ５を開いて、アドレスレジスタ（ＡＲ
）の内容Ｍ＋１をレジスタ（ＬＲ）に入れ、次の命令の
番地指示の準備をする。
）の内容Ｍ＋１をレジスタ（ＬＲ）に入れ、次の命令の
番地指示の準備をする。
そして、ゲー１− Ｇ６を開くと、Ｍ＋１番地の内容が
、命令レジスタＩＲに入り、この命令の実行へと進むの
である。
、命令レジスタＩＲに入り、この命令の実行へと進むの
である。
Ａｄｄ命◆の実行の動作順序は入路上述の如く行なわれ
るが、実際には、この動作はクロックパルスの制御によ
り瞬時にして（ナノ セコンド単位で）行なわれるので
、学習者にはこれを可視的に理解することができない。
るが、実際には、この動作はクロックパルスの制御によ
り瞬時にして（ナノ セコンド単位で）行なわれるので
、学習者にはこれを可視的に理解することができない。
そこで、本発明では、デコーダ（ＤＥＣ）で命令を解読
すると、コントローラ（ＣＴＬ）は制御信号の一部を設
定すると共に、ゲートを開く順序を表示するようにする
。
すると、コントローラ（ＣＴＬ）は制御信号の一部を設
定すると共に、ゲートを開く順序を表示するようにする
。
例えば、第３図図示ＣＴＬの表示のように、Ａｄｄの場
合には、該Ａｄ、ｄに対応したランプＬＭＰが点火する
。
合には、該Ａｄ、ｄに対応したランプＬＭＰが点火する
。
そこで、ゲートＧ３．Ｇ２．Ｇ８．Ｇ４．Ｇ２．Ｇ５．
Ｇ６のボタンを、この順序に従って、１つづつ、レジス
タや主記憶装置（ＭＭ）の表示を確認しながら、操作す
れば、Ａｄｄの命令の実行されてゆく状態が、２進また
は１０進表示によって表示され、動作の進行情況が明確
に理解されよう。
Ｇ６のボタンを、この順序に従って、１つづつ、レジス
タや主記憶装置（ＭＭ）の表示を確認しながら、操作す
れば、Ａｄｄの命令の実行されてゆく状態が、２進また
は１０進表示によって表示され、動作の進行情況が明確
に理解されよう。
このため、本発明の場合、第２図、第３図に示すように
、ＭＭ、ＩＲ，ＢＲ，ＭＢＲ，ＲＥＧ Ａ。
、ＭＭ、ＩＲ，ＢＲ，ＭＢＲ，ＲＥＧ Ａ。
ＲＥＧ Ｂ、Ｒ，ＥＧ Ｃ，ＡＲ，ＬＲの記憶内容
を２進表示、あるいは１０進表示で可視できるようにし
である（ランプ、数字管、発光ダイオード、液晶等によ
る）。
を２進表示、あるいは１０進表示で可視できるようにし
である（ランプ、数字管、発光ダイオード、液晶等によ
る）。
また、ＭＭの番地（ＡＤＤＲ）表示、および読み出しや
、書き込みの場合のその番地を示す位置の可視表示ＬＭ
Ｐをも必要に応じて行なうようにし、命令実行の進行状
況が明らかになるようにしである。
、書き込みの場合のその番地を示す位置の可視表示ＬＭ
Ｐをも必要に応じて行なうようにし、命令実行の進行状
況が明らかになるようにしである。
第１図には、命令の制御をゲート信号０１〜Ｇ１４等で
示しであるが、実際の回路では、リセット、クリヤ、シ
フト、回路切替等の各種の制御信号がコントローラ（Ｃ
ＴＬ）から出されている。
示しであるが、実際の回路では、リセット、クリヤ、シ
フト、回路切替等の各種の制御信号がコントローラ（Ｃ
ＴＬ）から出されている。
これらを手動操作する方法は、ゲート信号のボタンＧ、
。
。
Ｇ２．・・・・・・、Ｇｎを押下することによって、各
種の制御ができるようにしなければならない。
種の制御ができるようにしなければならない。
この回路の実施例を、第４図、第５図に示す。
第４図Ａ図示のＧ１〜Ｇｎボクンのうちの１つを押下す
れば、フリップ フロップＦＦＧがセットされ、クロッ
ク パルスｐによって、フリップフロップＦＦＡ、ＦＦ
Ｂが作動し、Ｐ１＋Ｐ２ｒＰ３ｔＰ４等のパルスが取り
出される。
れば、フリップ フロップＦＦＧがセットされ、クロッ
ク パルスｐによって、フリップフロップＦＦＡ、ＦＦ
Ｂが作動し、Ｐ１＋Ｐ２ｒＰ３ｔＰ４等のパルスが取り
出される。
これらの動作は、第４図Ｂ図示のｐ、ａ、ｂ、Ｐｌ、〜
、Ｐ４のタイムチャートに示す通りである。
、Ｐ４のタイムチャートに示す通りである。
このＰｌ、Ｐ２．・・・・・・のパルスは、第５図に示
すように、デコーダ（ＤＥＣ）で解読された指示信号（
第５図ではＡｄｄの例を示しである）が、コントローラ
（ＣＴＬ）に与えられる。
すように、デコーダ（ＤＥＣ）で解読された指示信号（
第５図ではＡｄｄの例を示しである）が、コントローラ
（ＣＴＬ）に与えられる。
これにより、演算回路（ＡＲＩＴＨ）を加算回路に切替
える。
える。
次に、学習者が０１ボタンを押すと信号ｇ１が論理とな
り、上記Ｐ１パルスによって、第１図図示ゲートＧ１を
開く信号が出され、つづいて、Ｐ２パルスにより、レジ
スタ（ＭＢ Ｒ）をリセットして、主記憶装置（ＭＭ）
からの読み出しの準備をする。
り、上記Ｐ１パルスによって、第１図図示ゲートＧ１を
開く信号が出され、つづいて、Ｐ２パルスにより、レジ
スタ（ＭＢ Ｒ）をリセットして、主記憶装置（ＭＭ）
からの読み出しの準備をする。
次に、Ｇ２ボタンを押せば、Ｐ１パルスによって、ゲー
トＧ２を開き、主記憶装置（ＭＭ）の内容がレジスタ（
ＭＢＲ）に取り出され、つづいて、Ｐ２パルスによって
、この内容が再び主記憶装置（ＭＭ）に書き込まれる（
この主記憶装置（ＭＭ）はコアメモリの場合である）。
トＧ２を開き、主記憶装置（ＭＭ）の内容がレジスタ（
ＭＢＲ）に取り出され、つづいて、Ｐ２パルスによって
、この内容が再び主記憶装置（ＭＭ）に書き込まれる（
この主記憶装置（ＭＭ）はコアメモリの場合である）。
次に、Ｇ８ボタンを押せば、Ｐ１パルスによって、レジ
スタＣＲＥＧ Ｂ）がリセットされ、Ｐ２パルスによ
ってゲートＧ８が開き、レジスタ（ＭＢＲ）の内容がレ
ジスタ（ＲＥＧ Ｂ）に入り、演算回路（ＡＲＩＴＨ
）の加算回路によって、すでに与えられているレジスタ
（ＲＥＧ Ａ）の内容の数値と加算され、これがまた
、レジスタ（ＲＥＧＡ）に入れられる。
スタＣＲＥＧ Ｂ）がリセットされ、Ｐ２パルスによ
ってゲートＧ８が開き、レジスタ（ＭＢＲ）の内容がレ
ジスタ（ＲＥＧ Ｂ）に入り、演算回路（ＡＲＩＴＨ
）の加算回路によって、すでに与えられているレジスタ
（ＲＥＧ Ａ）の内容の数値と加算され、これがまた
、レジスタ（ＲＥＧＡ）に入れられる。
以下、さきに示したように、Ｇ４゜Ｇ２．Ｇ５．Ｇ６の
各ゲートを開くことになるのである（図の例では省略し
である）。
各ゲートを開くことになるのである（図の例では省略し
である）。
以上は、加算命令の例について、説明したのであるが、
Ｌ ｏｏｄ 命令、Ｓ ｔｏｒｅ 命◆、Ｊｕｍｐ
命◆等についても同様である。
Ｌ ｏｏｄ 命令、Ｓ ｔｏｒｅ 命◆、Ｊｕｍｐ
命◆等についても同様である。
また、外部装置（タイプ入力等）からの入力（ＩＮ）、
外部装置への出力（ＯＵＴ）はＣレジスタ（ＲＥＧ
Ｃ）を介して、バツーファレジスタ（ＢＲ）を利用して
、主記憶装置（ＭＭ）への入出力がなされるようになっ
ている。
外部装置への出力（ＯＵＴ）はＣレジスタ（ＲＥＧ
Ｃ）を介して、バツーファレジスタ（ＢＲ）を利用して
、主記憶装置（ＭＭ）への入出力がなされるようになっ
ている。
ジャンプ条件の設定は、第１図図示フリップフロップ（
ＦＦＩ）によって行なわれるようになっている。
ＦＦＩ）によって行なわれるようになっている。
以上のように本発明によれば、蓄積プログラム制御装置
の動作を詳細に追跡し、その都度、レジスタ、メモリ等
の内容を表示させ、学習者にその動作を理解させること
ができる。
の動作を詳細に追跡し、その都度、レジスタ、メモリ等
の内容を表示させ、学習者にその動作を理解させること
ができる。
このために複雑なディジタル回路を学習させる上で、非
常に効果的であり、学習者への学習能率の向上に役立つ
ものである。
常に効果的であり、学習者への学習能率の向上に役立つ
ものである。
また、この装置で、プログラムの命令を手動操作で１つ
づつ解読し、実行させて答を出した後、さらにこれを自
動的に瞬時にして実行せしめるようにすることもできる
ので、この両者を比較させることにより、本当の蓄積プ
ログラム制御装置の威力を理解させることができる。
づつ解読し、実行させて答を出した後、さらにこれを自
動的に瞬時にして実行せしめるようにすることもできる
ので、この両者を比較させることにより、本当の蓄積プ
ログラム制御装置の威力を理解させることができる。
第１図は本発明の学習装置に用いる蓄積プログラム制御
方式による電子計算機モデルの一実施例、第２図および
第３図は夫々本発明の学習装置に用いる一実施例表示態
様、第４図は本発明の学習装置に用いるパルス発生回路
の一実施例構成、第５図は本発明の学習装置に用いる信
号生成回路の一実施例構成を示す。 図中、ＭＭは主記憶装置、ＡＲはアドレスレジスタ、Ｍ
ＢＲはメモリバッファレジスタ、■Ｒは命令レジスタ、
ＤＥＣはデコータ、ＣＴＬはコントローラ、ＡＲＩＴＨ
は演算回路、ＦＦＧ、ＦＦＱ。 ＦＦＡ、ＦＦＢは夫々フリップ フロップを表わす。
方式による電子計算機モデルの一実施例、第２図および
第３図は夫々本発明の学習装置に用いる一実施例表示態
様、第４図は本発明の学習装置に用いるパルス発生回路
の一実施例構成、第５図は本発明の学習装置に用いる信
号生成回路の一実施例構成を示す。 図中、ＭＭは主記憶装置、ＡＲはアドレスレジスタ、Ｍ
ＢＲはメモリバッファレジスタ、■Ｒは命令レジスタ、
ＤＥＣはデコータ、ＣＴＬはコントローラ、ＡＲＩＴＨ
は演算回路、ＦＦＧ、ＦＦＱ。 ＦＦＡ、ＦＦＢは夫々フリップ フロップを表わす。
Claims (1)
- １ 大容量記憶回路、演算回路、制御回路および入出力
回路を含む構成回路を備えた蓄積プログラム制御装置に
おいて、各構成回路の予め定められたものの状態を各処
理ステップ毎に、可視状態で表示得るよう構成すると共
に各命令ごとに対応して予め定められたゲート制御信号
を含む信号を順次手操作で与える信号生成回路をもうけ
、該信号生成回路の出力によって蓄積プログラム制御装
置の構成回路の動作状態を可視的に表示するようにした
ことを特徴とする蓄積プログラム制御装置の学習装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54102056A JPS5826052B2 (ja) | 1979-08-09 | 1979-08-09 | 蓄積プログラム製御装置の学習装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54102056A JPS5826052B2 (ja) | 1979-08-09 | 1979-08-09 | 蓄積プログラム製御装置の学習装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5627426A JPS5627426A (en) | 1981-03-17 |
| JPS5826052B2 true JPS5826052B2 (ja) | 1983-05-31 |
Family
ID=14317105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54102056A Expired JPS5826052B2 (ja) | 1979-08-09 | 1979-08-09 | 蓄積プログラム製御装置の学習装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5826052B2 (ja) |
-
1979
- 1979-08-09 JP JP54102056A patent/JPS5826052B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5627426A (en) | 1981-03-17 |
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