JPS5824935A - タ−ミナルコントロ−ラのバツフア制御方式 - Google Patents

タ−ミナルコントロ−ラのバツフア制御方式

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Publication number
JPS5824935A
JPS5824935A JP56123428A JP12342881A JPS5824935A JP S5824935 A JPS5824935 A JP S5824935A JP 56123428 A JP56123428 A JP 56123428A JP 12342881 A JP12342881 A JP 12342881A JP S5824935 A JPS5824935 A JP S5824935A
Authority
JP
Japan
Prior art keywords
buffer
editing
data
terminal
terminal controller
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP56123428A
Other languages
English (en)
Inventor
Masanori Tsuchiya
土谷 政則
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP56123428A priority Critical patent/JPS5824935A/ja
Publication of JPS5824935A publication Critical patent/JPS5824935A/ja
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10Program control for peripheral devices
    • G06F13/12Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/124Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)
  • Computer And Data Communications (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はター建ナルコントローラのバッファ開開するコ
ントロールワード)の編集を行ないセンタ側ン7トの負
荷軽減を計るバッファ制御方式に関する。
従来、クラスタm燗末の制御を司るター電ナルコントロ
ーラは、接続制御する燗末毎にラインバッファ(tin
・バッファ)を持うて、端末の電文制御を行なうていた
。そして1回線ブロック毎のデータのみ受信電文編集処
焉金行なっていた。このため回線ブロックtま九がる7
アンクシ璽ンデーメは編集不能となるため、オンライン
システムにとって次の様な欠点となってい念。
(1)センター側の実行プ四グラムは、回線ブロック長
を考慮に入れ、ファンクシ曹ンデータが回線ブロックt
−tたからないように送信データ長を決めなければなら
ないこと。
(2)1gllII7′はツク長でPUT (送信命令
)するとPUTデータ長が短か過ぎ、何回もPUT命令
を発行しなければならない九め、センタ側の処理能力が
低下すること。
本発明は、前記(1)、 (2)の欠点を解消し、複数
回線ブロックにまたがるファンクシ冒ンデータの編集が
行なえる、ター建ナル;ントロ−2のパックァ制御方式
を提供することを目的とする〇この目的はホストコンビ
瓢−メかもの回線ブロックデータを端末制御装置(以下
ターミナルコントローラと呼ぶ)で受41通集処場する
システムにおいて、回層ブロックデータ中の7アンクシ
冒ンコード(端末の動作特性を示すコントロールワード
)が複数回線ブロックにまたがる場合に、#尚ファンク
シ胃ンコードtターンナルコントローツ上のバッファ制
御手段の基に、バッファ内で編集処理する手at−設け
て受信編集することt−特徴とするターtナルコント四
−ラのバッフ1制御方式によp連成される。
以下図rII會使りて本実fRtyIIP細に説明する
111図は本発明の一実施例を示すブロック図である。
図において、11はメインメモリ(ホストコンビ凰−タ
)、12は実行プ党グツ^、13はCPU(中央処理装
置)、14はターtナル;ントローツ。
15t′iバッファ制御部、16は未編集バッファ。
17は端末ム、18は端末B、19は端末C,110は
編集バッファである。ここで15はバッファ制御手段?
  16,110はバッファ内でliI集処理する手段
である。
112図は本発明の一実施例を示すバラフッ制御部の機
能ブロック図である。
図において、21はブロックデータ読込部、22は未編
集データの転送部、231iyアンクシ璽ンデ一タ転送
部、24はデータ編集部である。
第3図は本発明の一実施例を示す回線ブロックAを示す
図である。
図において、31はデータA、32は7アンクシ肩ンコ
ードA(例えば1Fはアドレス指定の7アンクシ璽ンコ
ードの一部であル。)第4図は本発明の一実施例を示す
回線ブロックBを示す図である。
図において、41は7アンクク曹yコードB(例えばl
 □ Q lはアドレス指定の7アンクシ曹ンコードの
一部である。ン42はデータBである。
さて、メインメモリll上のアプリクーシ璽ンプログラ
ム12から端末ム17人出力さt′!、光1Ii3Ia
に示す關1ブロック情報はlブI2ツクづつ、ブロック
データ読込部21から絖み込まれ、データAlは編集バ
ッファ11Gに送られ/(ツ7ア制御1111Bの基に
編集されるofた7 7 yクシ豐ンコードムは回線ブ
ロック1−ま九がる7アンクシ嘗ンゴードであり、未編
集バッファ110へ5AVE(格納)される。つづいて
、端末A17へ第4図に示すような四線ブ冑ツクが、ブ
ロックデータ読込部21から読み込まれ、まず7アンク
シ冒ンコードB41が未編集バッファに5AVEされた
、7アンクシ璽ンコードA82とともに編集ノ(ノファ
KMOVEされ、そζでファンフグ曹ンコードとしてt
aSされる(例えば’ul 1+16Ql=IulQQ
+とな〕、−1oo’はアドレス指定のファンクシツン
コートテある。九次にデータBが編集/(ノファ110
へ送られ、そこで所望の編集が行なわれるOそして編集
されたデータA31,77ンクシ曹ンコード(例えば’
u100’、データB42が順次端末A17に転送され
処理される。
以上説明し友ように、本発明によれば竜ンタアグリクー
シ璽ンプログラムは、回線ブロック長を意識しないで1
6理できるという効果がある。
【図面の簡単な説明】
第1図は本発明の−wanを示すブロック図である。第
2図は本発明〇一実施例を示す〕(ツ7ア制御部の機能
ブロック図でめるO第3図は本発明の一実施例を示す回
線ブロックAを示す図である。 84図は本発明の一実施例を示す回縁ブロックBを示す
図である0 記号の説明、11・・・メインメモリ(ホストコンビー
ータ)、12 実行プログラム、13・・CPU(中央
処理装置)、14 ターζナル;ントローラ。 15・・バッファ制御部、16・・・未編集/<ツ7ア
。 17 ・端末A*18・・・端末B、19・・端末C+
 110・・msバッファ。 x z 図 耳 3 図 葉 4 図

Claims (1)

    【特許請求の範囲】
  1. 本ストコンビ為−夕からの(9)線ブロックデータ會端
    末制御装置(以下ター建ナルコン)El−5と呼ぶ)で
    受信S集黒埴するシステムにおいて、回線プロックデー
    メ中O77ンクシ璽ンコード(s末の動作特性を示すコ
    ン)o−ルワード)が複数回線ブロックに鷹たがる場合
    に、#尚7アンクシ曹ンコード會ターミナルコントロー
    ラ上のバラフッ制御手段の基に、バy7ア内で編集処理
    する手Rt−設けて受信編集することt−特徴とするタ
    ー建ナルコントローラのバラフッ制御方式。
JP56123428A 1981-08-06 1981-08-06 タ−ミナルコントロ−ラのバツフア制御方式 Pending JPS5824935A (ja)

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JP56123428A JPS5824935A (ja) 1981-08-06 1981-08-06 タ−ミナルコントロ−ラのバツフア制御方式

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JP56123428A JPS5824935A (ja) 1981-08-06 1981-08-06 タ−ミナルコントロ−ラのバツフア制御方式

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JP56123428A Pending JPS5824935A (ja) 1981-08-06 1981-08-06 タ−ミナルコントロ−ラのバツフア制御方式

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH024045A (ja) * 1987-12-28 1990-01-09 American Teleph & Telegr Co <Att> 改良されたメッセージフォーマットをもつデータ伝送
US5694556A (en) * 1995-06-07 1997-12-02 International Business Machines Corporation Data processing system including buffering mechanism for inbound and outbound reads and posted writes

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