JPS5824231A - デジタル・アナログ変換器 - Google Patents
デジタル・アナログ変換器Info
- Publication number
- JPS5824231A JPS5824231A JP12228781A JP12228781A JPS5824231A JP S5824231 A JPS5824231 A JP S5824231A JP 12228781 A JP12228781 A JP 12228781A JP 12228781 A JP12228781 A JP 12228781A JP S5824231 A JPS5824231 A JP S5824231A
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- JP
- Japan
- Prior art keywords
- current
- electrode
- gate
- terminal
- output
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明拡デジタル・アナログ変換器（以下ｒｎム変換器
」という、）の改良に関する。４１１に、電流出力型の
Ｄム変換器の改良Ｋｌｌするものである。
」という、）の改良に関する。４１１に、電流出力型の
Ｄム変換器の改良Ｋｌｌするものである。
従来のＤム変換器の例として、第１図に示すよう表絶縁
ゲート型トランジスタ（以下「Ｍ０８ＰＭテ」という、
）を用いた電流建う−型りム変換器が広く知られている
。第２１はこの電流ミラーの基本原理を示す構成図であ
る。第２図において、夏チャンネルＭＯ日ＩＰＩテ１お
よび２の相互コンダクタンス（以下ｒｇＪという、）を
等しくし、このＭｏｌ！鳳 １２１および２０動作領域が飽和領域とをるように電源
回路の抵抗３および４を設計すれば、両ＭＯ８シｍｌ？
ｌ、３のゲート電極が共通に１１！続しであるため、抵
抗３の値を変化させてＭｏ８１Ｆ罵テ１を流れる電流を
変化させても、Ｍｏ８ ’ＰＩテ２を流れる電流は常Ｋ
Ｍ０８Ｆｍ〒１を流れる電流と等しくなる。また両ＭＯ
１ｔ ７１１テ１．２のｇｍが異なる場合に線、そのｇ
ｌｌ０比と同じ比でＭｏ８ ＩＦＩ！〒２に電流が流れ
る。電流ミラー１１Ｄム変換器は以上の原理を用いたも
のである。
ゲート型トランジスタ（以下「Ｍ０８ＰＭテ」という、
）を用いた電流建う−型りム変換器が広く知られている
。第２１はこの電流ミラーの基本原理を示す構成図であ
る。第２図において、夏チャンネルＭＯ日ＩＰＩテ１お
よび２の相互コンダクタンス（以下ｒｇＪという、）を
等しくし、このＭｏｌ！鳳 １２１および２０動作領域が飽和領域とをるように電源
回路の抵抗３および４を設計すれば、両ＭＯ８シｍｌ？
ｌ、３のゲート電極が共通に１１！続しであるため、抵
抗３の値を変化させてＭｏ８１Ｆ罵テ１を流れる電流を
変化させても、Ｍｏ８ ’ＰＩテ２を流れる電流は常Ｋ
Ｍ０８Ｆｍ〒１を流れる電流と等しくなる。また両ＭＯ
１ｔ ７１１テ１．２のｇｍが異なる場合に線、そのｇ
ｌｌ０比と同じ比でＭｏ８ ＩＦＩ！〒２に電流が流れ
る。電流ミラー１１Ｄム変換器は以上の原理を用いたも
のである。
第１１１に戻って、ＤＡ変換器６の夏チャンネルＭ０８
Ｆｍテアは基準トランジスタでＴｏＦ、端子８に供給さ
れる電源電圧Ｖ、、によ）節点ムに基準電圧ｖｒｅｆを
生じる。この基準電圧ｖｒｅｆはトランスファ璽チャン
ネルＭＯ８１１！■、■、 １３．１４を介して電流Ｉ
［Ｍチャンネルｍｏｓｙｍテ１６．１７、川、１９のゲ
ート電極に供給される。またトランス７７ＭＯ８ν罵〒
１１、Ｕ％ｕ１１４の各ゲート電極ＫＦｉ、各デジタル
入力”ｎ、ｓ ＤＸｒｓｚ 、ｐＩ、、、ＤＩ、４が入
力端子２１１Ｍ、ｎ％詞を介してそれぞれ供給される。
Ｆｍテアは基準トランジスタでＴｏＦ、端子８に供給さ
れる電源電圧Ｖ、、によ）節点ムに基準電圧ｖｒｅｆを
生じる。この基準電圧ｖｒｅｆはトランスファ璽チャン
ネルＭＯ８１１！■、■、 １３．１４を介して電流Ｉ
［Ｍチャンネルｍｏｓｙｍテ１６．１７、川、１９のゲ
ート電極に供給される。またトランス７７ＭＯ８ν罵〒
１１、Ｕ％ｕ１１４の各ゲート電極ＫＦｉ、各デジタル
入力”ｎ、ｓ ＤＸｒｓｚ 、ｐＩ、、、ＤＩ、４が入
力端子２１１Ｍ、ｎ％詞を介してそれぞれ供給される。
また前記電流１１Ｍ０１ｌ？ｍ丁１６．１７、川、■の
各ゲート電極と接地電位と０ｎＩＫは、それ（れ葺チャ
ンネルＭＯ８Ｆ１テ２６、訂、墓、四が接続され、この
各ゲート電極はそれぞれインバータ３１．３２．３３．
３４を介して前記入力端子２１．４％２３．ｕＫ接続さ
れる。さらに電流源ＭＯ８７Ｆｊ〒１６．１７、詔、和
の各ドレイン電極に社、出力端子蕊を介して電源電圧Ｖ
Ｄ２が供給されるように構成されている。
各ゲート電極と接地電位と０ｎＩＫは、それ（れ葺チャ
ンネルＭＯ８Ｆ１テ２６、訂、墓、四が接続され、この
各ゲート電極はそれぞれインバータ３１．３２．３３．
３４を介して前記入力端子２１．４％２３．ｕＫ接続さ
れる。さらに電流源ＭＯ８７Ｆｊ〒１６．１７、詔、和
の各ドレイン電極に社、出力端子蕊を介して電源電圧Ｖ
Ｄ２が供給されるように構成されている。
このような構成で、デジタル入力が高レベルの場合に杜
、入力端子２１−２４を介してトランスファ輩０８ Ｌ
ＩＣ”ｒｌｌ〜１４は導通し、電流源ＭＯ８ＰＫＴ１６
〜１９のゲート電極に基準電圧’ｒｅｆが供給される。
、入力端子２１−２４を介してトランスファ輩０８ Ｌ
ＩＣ”ｒｌｌ〜１４は導通し、電流源ＭＯ８ＰＫＴ１６
〜１９のゲート電極に基準電圧’ｒｅｆが供給される。
これＫより電流源ＭＯ８７１丁１６〜１９は導通し電流
が流れる。
が流れる。
いまここで、電流源ＭＯ８Ｆｍ１ｉ〒１６〜１９の各ｇ
６の比を ｇ、（１６）：ａｌｌ（１７）：ｇｌｌ（１ｇ）：ｇ、
（１９）ｔｌ：２：４：ｓＫ設計すると、デジタル入力
ＤＩｎ、が高しベルノ場合の電流がＩならば、デジタル
入力ＤＩｎ２が高レベルの場合は２Ｘ、デジタル入カフ
ェｎｓが高レベルの場合Ｆｉ４工、デジタル入力ＤＩｎ
４が高レベルの場合ハ１８工Ｏ電流が流れ、デジタル備
考をアナログ信号に蜜換できる。
６の比を ｇ、（１６）：ａｌｌ（１７）：ｇｌｌ（１ｇ）：ｇ、
（１９）ｔｌ：２：４：ｓＫ設計すると、デジタル入力
ＤＩｎ、が高しベルノ場合の電流がＩならば、デジタル
入力ＤＩｎ２が高レベルの場合は２Ｘ、デジタル入カフ
ェｎｓが高レベルの場合Ｆｉ４工、デジタル入力ＤＩｎ
４が高レベルの場合ハ１８工Ｏ電流が流れ、デジタル備
考をアナログ信号に蜜換できる。
しかしこ０ｍ１ｌｌｋおいて、例えばデジタル入力Ｄｘ
ｎ１．１３−１、”ｎｓ、ＤＸ、４０状態が（１，０，
０ｔＯ）から（０，１１，０，１）Ｋ変化するときに、
出力電流信号１１はＩから８ｘへ変化するが、変化Ｏ過
薯でＭｏ１ｌ ＦＮＴ１６のゲート電位を接地電位（Ｇ
ＭＩ））にする時間がＭＯＩＩＰＩテＷのゲート電位を
基準電圧に充電する時間よ）遮いため、出力電流信号工
、は第Ｓ図に示すようＫＸよ）一度低い値Ｋｎつでから
８工とな〕単調性が損われる欠点がある。
ｎ１．１３−１、”ｎｓ、ＤＸ、４０状態が（１，０，
０ｔＯ）から（０，１１，０，１）Ｋ変化するときに、
出力電流信号１１はＩから８ｘへ変化するが、変化Ｏ過
薯でＭｏ１ｌ ＦＮＴ１６のゲート電位を接地電位（Ｇ
ＭＩ））にする時間がＭＯＩＩＰＩテＷのゲート電位を
基準電圧に充電する時間よ）遮いため、出力電流信号工
、は第Ｓ図に示すようＫＸよ）一度低い値Ｋｎつでから
８工とな〕単調性が損われる欠点がある。
本発明は、以上の欠点を堺消する４ので、デジタル入力
か変化するときの出力電流Ｏ単調性を損なうことのｔｋ
％ｆｈＤム変換゛器を提供することを目的とする。
か変化するときの出力電流Ｏ単調性を損なうことのｔｋ
％ｆｈＤム変換゛器を提供することを目的とする。
本−嘴状、入力端子にデジタル入力が与えられる゛とき
電流＠ｍｏｓｙ罵テのゲート電極に第一の電１１によ〉
設定された基準電圧が襖絵されこのＭｏ８シ１テＯドレ
イ／電榔Ｅｌｌ続された出力端午に第二〇電源から出力
電流が流れるように構成された電流出力蓋のデジタル・
アナログ変換器におイテ、前記出力端子と前記第二〇電
源と０ＩＩＩＫ、前記出力端子にドレイン電極が接続さ
れソース電極に第二の電源が接続されかつこＯドレイン
電極とゲート電極とが接続された第一のＭｏ８ Ｆ１！
テと、ドレイン電極に第一のＭｏ８７１テＯゲート電極
が接続されゲート電極にデジタル入力に同期したクロッ
ク信号が入力する第二のＭｏ８Ｆｌテと、この第二のＭ
ｏ８ Ｆｌ！Ｔのソース電極と前記第二の電源との関に
接続された容量と、ゲート電極に前記第二のＭｏ８１Ｆ
ＥＴのソース電極が接続されソース電極に前記第二の電
源が接続された第三のＭｏ８７１１丁とを備えた電流ミ
ラー回路が挿入され、この第三のＭＯＢＩＰ］１８テの
ドレイン電極と接地との関に流れる電流を出力信号とし
て利用することを特徴とする。
電流＠ｍｏｓｙ罵テのゲート電極に第一の電１１によ〉
設定された基準電圧が襖絵されこのＭｏ８シ１テＯドレ
イ／電榔Ｅｌｌ続された出力端午に第二〇電源から出力
電流が流れるように構成された電流出力蓋のデジタル・
アナログ変換器におイテ、前記出力端子と前記第二〇電
源と０ＩＩＩＫ、前記出力端子にドレイン電極が接続さ
れソース電極に第二の電源が接続されかつこＯドレイン
電極とゲート電極とが接続された第一のＭｏ８ Ｆ１！
テと、ドレイン電極に第一のＭｏ８７１テＯゲート電極
が接続されゲート電極にデジタル入力に同期したクロッ
ク信号が入力する第二のＭｏ８Ｆｌテと、この第二のＭ
ｏ８ Ｆｌ！Ｔのソース電極と前記第二の電源との関に
接続された容量と、ゲート電極に前記第二のＭｏ８１Ｆ
ＥＴのソース電極が接続されソース電極に前記第二の電
源が接続された第三のＭｏ８７１１丁とを備えた電流ミ
ラー回路が挿入され、この第三のＭＯＢＩＰ］１８テの
ドレイン電極と接地との関に流れる電流を出力信号とし
て利用することを特徴とする。
以下実施例図面により詳しく説明する。
第４図は本発明一実施例ＤＡ変換器の回路構成図であ′
る６本実施例の特徴ある構成状、前記ＤＡ変換器６の端
子菖と電源電圧ＶＤ２が与えられる電源端子釘との間に
保持ゲート付の電流ミラー回路菊を般社たことにある。
る６本実施例の特徴ある構成状、前記ＤＡ変換器６の端
子菖と電源電圧ＶＤ２が与えられる電源端子釘との間に
保持ゲート付の電流ミラー回路菊を般社たことにある。
ス１ｋｒｒちｉＰ？＋ンネｋＭＯ８１ＰＮＴ４１はＤＡ
変換器６の出力端子菖と、電源端子泣との関に接続され
、このＭｏｌＰＩＴ社のゲート電極とドレイン電極とは
接続されている。またＭＯ８１１テ４１のゲート電ｌＩ
Ｋは、トランスファ■チャンネルＭＯ日ｙＭＴ社を介し
てＰチャンネルＭＯ日１１テ朝のゲート電極が接続され
ている。このＭＯＳ ＩＦｍ？４１のゲート電極と電源
端子譚との関には容量４４−ｂＸ＊続されている。トラ
ンスファＭＯ８１１Ｔ４２のゲート電極には、端子砺を
介してデジタル人力Ｋ１１ｉｊ期したクロック信号φが
入力される。またＭＯＳ ＩＦＩＴ４３のドレイン電＠
祉出力端子栃および抵抗４７を介して接地される。
変換器６の出力端子菖と、電源端子泣との関に接続され
、このＭｏｌＰＩＴ社のゲート電極とドレイン電極とは
接続されている。またＭＯ８１１テ４１のゲート電ｌＩ
Ｋは、トランスファ■チャンネルＭＯ日ｙＭＴ社を介し
てＰチャンネルＭＯ日１１テ朝のゲート電極が接続され
ている。このＭＯＳ ＩＦｍ？４１のゲート電極と電源
端子譚との関には容量４４−ｂＸ＊続されている。トラ
ンスファＭＯ８１１Ｔ４２のゲート電極には、端子砺を
介してデジタル人力Ｋ１１ｉｊ期したクロック信号φが
入力される。またＭＯＳ ＩＦＩＴ４３のドレイン電＠
祉出力端子栃および抵抗４７を介して接地される。
このような構成で、信号φが高レベルの場合には、ＭＯ
ａシＮテＣは導通し、ＭＯ１ｉＦｌ？４１とＳＯ各ゲー
ト電極社短絡状態となる。この状態は前に述ぺた電流ミ
ラーＩ賂と等価であＪ）、ＭＯ８アＩＴ４１および心の
各ｇ、を等しく設定すれ杜、両ＭＯ８１１テ４１％４３
には等しい電流が流れる。
ａシＮテＣは導通し、ＭＯ１ｉＦｌ？４１とＳＯ各ゲー
ト電極社短絡状態となる。この状態は前に述ぺた電流ミ
ラーＩ賂と等価であＪ）、ＭＯ８アＩＴ４１および心の
各ｇ、を等しく設定すれ杜、両ＭＯ８１１テ４１％４３
には等しい電流が流れる。
次に信号φが低レベルＫｔシＭＯ８７１Ｔ社が導通しな
くなると、容量４４に電荷が蓄積されているためこの電
荷Ｋ１１Ｍ０８１Ｆｌｉ朝のゲート電位は、以前の値が
保たれ、同じ電流が流れ続ける。
くなると、容量４４に電荷が蓄積されているためこの電
荷Ｋ１１Ｍ０８１Ｆｌｉ朝のゲート電位は、以前の値が
保たれ、同じ電流が流れ続ける。
第５図は本実施例りム変換器の動作タイムチャートであ
る。第５図において、ｘ２社ＭＯ８１ＦＩテ招のドレイ
ン電極に流れる出力電流信号である。
る。第５図において、ｘ２社ＭＯ８１ＦＩテ招のドレイ
ン電極に流れる出力電流信号である。
いま信号φが第５図に示すようなタイミングで端子葛を
介して入力すれば、Ｄム変換器６の出力電流が前述した
ように変化するときに社、信号φは低レベルのためＭＯ
Ｓ １ＰＩテ截は導通せず、そのときの変化は伝達され
ず以前の出力電流工が流れ続ける０次に信号φが高レベ
ルになると、ＭＯ８νＩＴ４２は導通し、８１の出力電
流が流れる。
介して入力すれば、Ｄム変換器６の出力電流が前述した
ように変化するときに社、信号φは低レベルのためＭＯ
Ｓ １ＰＩテ截は導通せず、そのときの変化は伝達され
ず以前の出力電流工が流れ続ける０次に信号φが高レベ
ルになると、ＭＯ８νＩＴ４２は導通し、８１の出力電
流が流れる。
以上述べたように、本発明によれば、従来のＤム変換器
と電源との間に電流ミラー回路を設けることＫよ）、デ
ジタル入力が変化するときＫも、出力電流の異常波形は
無くなり、単調な変化が得られる優れた効果がある。
と電源との間に電流ミラー回路を設けることＫよ）、デ
ジタル入力が変化するときＫも、出力電流の異常波形は
無くなり、単調な変化が得られる優れた効果がある。
第１図は従来例Ｄム変換器の（ロ）賂構成図。
第２図は電流ミラーの基本原理を示す構成図。
第３図は従来例Ｄム変換器の動作タイムチャート。
第４図は本発明一実施例り人変換器の回路構成図。
第５図は同じくＤ人変換器の動作タイムチャート。
１．２・・・ＮチャンネルＭＯ８Ｐ１丁、３．４・・・
抵抗、６・・・Ｄム変換器、８・・・端子、７・・・ｙ
チャンネルＭＯ８ＦＷｌ、１１〜１４・・・トランスフ
ァＮチャンネルＭＯ８Ｆｍ？、１６〜１９−・・電流源
Ｍチ’ｒｙネルＭＯ８ｙＢｒ、２１〜２４・・・入力端
子、に〜四・−ＮチャンネルＭＯ８１ＦＢテ、３１〜３
４川インバータ、舗・・・出力端子、ｑ・・・電源端子
、菊・・・電流ンラー回１１．４１・・・Ｐチャンネル
ＭＯ８７ＩＴ％Ｃ・・・トランスファＮチャンネルＭＯ
８１７ｍ？、４３ ・’Ｐチ’ｒ７ネルＭｏ５ＰＲＴ、
４４・・・容量、藝・・・端子、茹・・・出力端子、Ｃ
・・・抵抗。 特許出願人 日本電気株式会社
抵抗、６・・・Ｄム変換器、８・・・端子、７・・・ｙ
チャンネルＭＯ８ＦＷｌ、１１〜１４・・・トランスフ
ァＮチャンネルＭＯ８Ｆｍ？、１６〜１９−・・電流源
Ｍチ’ｒｙネルＭＯ８ｙＢｒ、２１〜２４・・・入力端
子、に〜四・−ＮチャンネルＭＯ８１ＦＢテ、３１〜３
４川インバータ、舗・・・出力端子、ｑ・・・電源端子
、菊・・・電流ンラー回１１．４１・・・Ｐチャンネル
ＭＯ８７ＩＴ％Ｃ・・・トランスファＮチャンネルＭＯ
８１７ｍ？、４３ ・’Ｐチ’ｒ７ネルＭｏ５ＰＲＴ、
４４・・・容量、藝・・・端子、茹・・・出力端子、Ｃ
・・・抵抗。 特許出願人 日本電気株式会社
Claims (1)
- （１） 入力端子にデジタル入力が与えられるとき電
流１１Ｍ０ａ？１丁のゲート電極に第一の電１１により
設定された基準電圧が供給されこのＭＯ８１１Ｔのドレ
イン電１ｉＫＩＩ続された出力端子に第二の電源から出
力電流が流れるように構成された電流出力源のデジタル
・アナログ変換器において、前記出力端子と前記第二ｏ
ｍｉｌとの間に、前記出力端子にドレイン電極が接続さ
れソース電極に第二の電ＩＩが接続されかつこのドレイ
ン電極とゲート電極とが接続された第一〇ＭＯ８νＩＴ
と、ドレイン電極に第一〇ＭＯＩＩ ｍ！ＩＩＴのゲー
ト電極が接続されゲート電ｉｉＫデジタル人力に同期し
たタロツク信号が入力する第二□ＭＯ５１ＦＭＴと、こ
の第二のＭＯＢシｍ″１０ソース電極と前記第二の電源
と０ＩＩＩＫ豪絖された容量と、ゲート電＠に前記第二
ｏＭｏａＩＰｍ？のソース電極が接続されソース電極に
前記第二の電源が接続された第三ＱＭＯ８Ｆ！ｅＴとを
備えた電流ミラー回路が挿入され、この第三のＭＯ８７
ＩＴのドレイン電極と接地との間に流れる電流を出力信
号として利用することを特徴とするデジタル・アナログ
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12228781A JPS5824231A (ja) | 1981-08-04 | 1981-08-04 | デジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12228781A JPS5824231A (ja) | 1981-08-04 | 1981-08-04 | デジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5824231A true JPS5824231A (ja) | 1983-02-14 |
| JPS6225294B2 JPS6225294B2 (ja) | 1987-06-02 |
Family
ID=14832215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12228781A Granted JPS5824231A (ja) | 1981-08-04 | 1981-08-04 | デジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824231A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53126849A (en) * | 1977-04-11 | 1978-11-06 | Tektronix Inc | Nonnlinear filter circuit |
-
1981
- 1981-08-04 JP JP12228781A patent/JPS5824231A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53126849A (en) * | 1977-04-11 | 1978-11-06 | Tektronix Inc | Nonnlinear filter circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6225294B2 (ja) | 1987-06-02 |
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