JPS5823399A - 主記憶装置 - Google Patents
主記憶装置Info
- Publication number
- JPS5823399A JPS5823399A JP56122279A JP12227981A JPS5823399A JP S5823399 A JPS5823399 A JP S5823399A JP 56122279 A JP56122279 A JP 56122279A JP 12227981 A JP12227981 A JP 12227981A JP S5823399 A JPS5823399 A JP S5823399A
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- Japan
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発＠鉱、主記憶装置ｃ ！Ｉｔ Ｌ 、特ｃ 、主起
１ｍ＊ｆｃ於ける高集積度半導体メ毫り素子のン７トエ
ラーの障書処瀾ｃｌＩｆするものである。
１ｍ＊ｆｃ於ける高集積度半導体メ毫り素子のン７トエ
ラーの障書処瀾ｃｌＩｆするものである。
従来１〆イナミツタｌ［Ｍａｌメ篭り素子は、ＩＫビッ
ト、４にビットのスケールでは、メモリ素子の一ルが充
分人動かったが、辺部、高集積化が進み、１６にビット
あるい社６４１ビットの大容量メ苓シ素子になると、メ
４す素子が小さくなったために、メ４す素子の微細化に
伴−天然に存在する放射線などの影響を受けて誤動作を
起しやすくなる。
ト、４にビットのスケールでは、メモリ素子の一ルが充
分人動かったが、辺部、高集積化が進み、１６にビット
あるい社６４１ビットの大容量メ苓シ素子になると、メ
４す素子が小さくなったために、メ４す素子の微細化に
伴−天然に存在する放射線などの影響を受けて誤動作を
起しやすくなる。
メ４９素子をＩＩＬＩＦするの＆ニーわれるパッケージ
に、慟う建ツＩでめれ、ガラスで番れ、１２Ｍオーダの
微量なウラン参るいはナトリウムなどの質量の大ｔｌな
究素を不純物として含んでおｐｌこれらの覚素祉それぞ
れの半減期に応じてα線を出しながら原子崩壊を続けて
いく。
に、慟う建ツＩでめれ、ガラスで番れ、１２Ｍオーダの
微量なウラン参るいはナトリウムなどの質量の大ｔｌな
究素を不純物として含んでおｐｌこれらの覚素祉それぞ
れの半減期に応じてα線を出しながら原子崩壊を続けて
いく。
一方、ダイナミック形のメモリセルに情報として蓄ＩＩ
Ｉされている電子の数は、０．５−４ｘｌＯ８度で１ｅ
１１メ毫り−ｋｋの直下に電子が存在しない状態で情報
管保持して−るとヒろにα線が入射したとすれば、それ
によって発生した電子−正孔対の電子がメモリセルに吸
ｉ集められ、その数はメ篭すの情報を書替えるのに十分
な量とな９％このメモリーｋｋの内容を読出すと間違っ
た情報が得られるという誤動作を起こすこ＆Ｃなる。
Ｉされている電子の数は、０．５−４ｘｌＯ８度で１ｅ
１１メ毫り−ｋｋの直下に電子が存在しない状態で情報
管保持して−るとヒろにα線が入射したとすれば、それ
によって発生した電子−正孔対の電子がメモリセルに吸
ｉ集められ、その数はメ篭すの情報を書替えるのに十分
な量とな９％このメモリーｋｋの内容を読出すと間違っ
た情報が得られるという誤動作を起こすこ＆Ｃなる。
α線による誤動作は、α線が入射した箇所のメ篭り一＊
ｋｃ＠定して発生する４のでＴｏり、入射した後＆−＊
！＃ｆ諷動作する電動作ある。又、メモリの情報を書替
えれげそＯ動作は正常＆：なるし、永久的な欠陥として
そのζん跡を残すわけでもないために、遍雷轄ソフトエ
ラーという言葉で表現される。
ｋｃ＠定して発生する４のでＴｏり、入射した後＆−＊
！＃ｆ諷動作する電動作ある。又、メモリの情報を書替
えれげそＯ動作は正常＆：なるし、永久的な欠陥として
そのζん跡を残すわけでもないために、遍雷轄ソフトエ
ラーという言葉で表現される。
しかしながら、ソフトエラーによる１ビツトエラーは、
固定的な障害による１ビツトエラーと比べて起るｓｎが
１０〜１００倍と非常に大きいので、２ビツトエラーに
なる確率も大きく、１ビツトエラー検出時には再書込み
を実行し、ソフトエラーによる１ビツトエラーを生じた
メ毫りの情報を修正しておく必要がある。
固定的な障害による１ビツトエラーと比べて起るｓｎが
１０〜１００倍と非常に大きいので、２ビツトエラーに
なる確率も大きく、１ビツトエラー検出時には再書込み
を実行し、ソフトエラーによる１ビツトエラーを生じた
メ毫りの情報を修正しておく必要がある。
従来上の種の情報処理システムは、第１図に示すように
、中央処理装置１−１、主記憶装置１−２、主記憶制御
１１１−５．主記憶１１１−４、入出力制御ブロセッ＋
１−５，１−６から構成され、主記憶部１−４へのアタ
七スビジー制御社、主記憶制御部１−３で與施していた
。９１つて、主配憶部１−４への読め命令で１ビツトエ
ラーがなければ、サイタルタイム１（例えばｇｏｏｓａ
）で実行し、１ビツトエラーがめれば遅％Ａナイタルタ
イム２（例えばｙｏｏｓａ）に延して１ビツトエラーの
訂正と再書込を実行することができた。
、中央処理装置１−１、主記憶装置１−２、主記憶制御
１１１−５．主記憶１１１−４、入出力制御ブロセッ＋
１−５，１−６から構成され、主記憶部１−４へのアタ
七スビジー制御社、主記憶制御部１−３で與施していた
。９１つて、主配憶部１−４への読め命令で１ビツトエ
ラーがなければ、サイタルタイム１（例えばｇｏｏｓａ
）で実行し、１ビツトエラーがめれば遅％Ａナイタルタ
イム２（例えばｙｏｏｓａ）に延して１ビツトエラーの
訂正と再書込を実行することができた。
しかし竜から、最近半導体の高集化が進み、更に高性能
大規模なシステムが構成されるようになると、例えば、
嬉２図に示すように、中央ｌ１６ｍ１１１置２−１．２
−４、演算部層装置２．−５．２−４．２−５．２−６
、システム制御装置２−７．２−８、主記憶装置２−！
、２−１０、主記憶部２−１１．２−１２、主記憶制御
部２−１１５゜２−１４、入出力制御プロセツナ２−１
５．２−１６．２−１７．２−１８かｂ構成されるよう
な情報処理システムにお−ては、主記憶装置２−９ζ２
−１０へのアク４ス轄高遮！１！が要求され、このため
に、主記憶装置２−９、！−１０へのアタ慟スビジー制
御轄システム１Ｉｌｌｌｌ装置２−７．２−ＩＩで與膣
畜れるようｃｙｉつた。
大規模なシステムが構成されるようになると、例えば、
嬉２図に示すように、中央ｌ１６ｍ１１１置２−１．２
−４、演算部層装置２．−５．２−４．２−５．２−６
、システム制御装置２−７．２−８、主記憶装置２−！
、２−１０、主記憶部２−１１．２−１２、主記憶制御
部２−１１５゜２−１４、入出力制御プロセツナ２−１
５．２−１６．２−１７．２−１８かｂ構成されるよう
な情報処理システムにお−ては、主記憶装置２−９ζ２
−１０へのアク４ス轄高遮！１！が要求され、このため
に、主記憶装置２−９、！−１０へのアタ慟スビジー制
御轄システム１Ｉｌｌｌｌ装置２−７．２−ＩＩで與膣
畜れるようｃｙｉつた。
この結果、従来のように、主記憶装置２−９、）１０で
メ４９ナイタルを制御で自なくなり、主記憶装置自身で
１ビツトエラーの訂正と再書込の制御かで會ｍＶ％、Ｉ
！りて、大規模碌情報４６１１システムにシーて紘、ソ
フトエラーによる１ビツトエラ轄旭Ｉｌｌれず、ンフＦ
エラー鋼斃から次＆：おとる２ビツトエラーを防止する
ことがで自取いと−う欠点があった。
メ４９ナイタルを制御で自なくなり、主記憶装置自身で
１ビツトエラーの訂正と再書込の制御かで會ｍＶ％、Ｉ
！りて、大規模碌情報４６１１システムにシーて紘、ソ
フトエラーによる１ビツトエラ轄旭Ｉｌｌれず、ンフＦ
エラー鋼斃から次＆：おとる２ビツトエラーを防止する
ことがで自取いと−う欠点があった。
本斃＠は従来の技ｌｌに内在する上記欠点を克服する為
ｃｔ畜れたもので６１、従って本−明の１的社、大蜆模
取情塾ｍｉｉシステムにお−て、島運されていなかった
ソフトエラーに対してこれを正しく訂正し再書込みする
ことによｐ１ソフトエラー顛尭から次に起ζゐ２ビツト
エラーを防止することを可能とした信頼性の高い新規な
主記憶装置を提供するｔと＆−ある。
ｃｔ畜れたもので６１、従って本−明の１的社、大蜆模
取情塾ｍｉｉシステムにお−て、島運されていなかった
ソフトエラーに対してこれを正しく訂正し再書込みする
ことによｐ１ソフトエラー顛尭から次に起ζゐ２ビツト
エラーを防止することを可能とした信頼性の高い新規な
主記憶装置を提供するｔと＆−ある。
本弗明の上記Ｈ釣は、中央処理装置と主記憶制御部から
７１にり、前記主記憶装置が主記憶制御部と主記憶部か
ら構成畜れかっ前記主記憶制御部に２ビツトエラー検出
機能と１ビツトエラー訂正機能を有するデータ鵡扇シス
テムにおいて、前記主記憶部からの読出しデータの１ビ
ツトエラーを検出して修正するエラー検出修正回路と、
前記主記憶部への書込みデータにエラー検出修正コード
を付加すゐコード発生回路と、１ビットニラ−検出のア
ドレス情報を保持するエラーアドレスレジスタと、前記
中央部層装置にメモリサイタル要求信号を発生ずるメ噌
すサイタル要求回路と、前記中央処理装置からのメモリ
サイタル許可信号に応答して前記エラーアドレスレジス
タの保持する書込へ書込みバイト指定なしの部分書込゛
みコマンドを発生ずるコマンド発生１路とを具備する志
記憶装置、によって達成される。
７１にり、前記主記憶装置が主記憶制御部と主記憶部か
ら構成畜れかっ前記主記憶制御部に２ビツトエラー検出
機能と１ビツトエラー訂正機能を有するデータ鵡扇シス
テムにおいて、前記主記憶部からの読出しデータの１ビ
ツトエラーを検出して修正するエラー検出修正回路と、
前記主記憶部への書込みデータにエラー検出修正コード
を付加すゐコード発生回路と、１ビットニラ−検出のア
ドレス情報を保持するエラーアドレスレジスタと、前記
中央部層装置にメモリサイタル要求信号を発生ずるメ噌
すサイタル要求回路と、前記中央処理装置からのメモリ
サイタル許可信号に応答して前記エラーアドレスレジス
タの保持する書込へ書込みバイト指定なしの部分書込゛
みコマンドを発生ずるコマンド発生１路とを具備する志
記憶装置、によって達成される。
次に本発明をその良好な−ｊｌ！麹例（ついて図面を参
照して詳細に説明する。
照して詳細に説明する。
始めに、本発明の一１！麹例を示すｌＦｆｇ図の構成、
結ＩＩｍ等を明確にする６本発明の一実施例を示す第ｓ
［Ｉ＆：おいて、情報処理システム轄中央廼運装置３−
１と主記憶装置８−２とかｂａｉ！され、本発明に係る
主記憶装置３−２は、主起ｍｓ御部３−３と主記憶ｌｌ
１ｌ！Ｉ−４かｂ構成される。主記憶制御部ｓ−ｓは、
主記憶ＩＩＢ−４からの読出しデータ５０００１ビツト
エラーを検出して修正するエラー検出修正回路３−５と
、主記憶部Ｓ−４への書込みデータ５０１＆：エラー修
正コードを付加するブード尭生■路３−４と、１ビツト
エラー検出のアドレス情報を保持するエラーアドレスレ
ジスタ３−７と、中央処理装置３−１にメモリサイタル
要求信号３０２を発生するメモリ゛ディタル要京關路ト
８と、中央処理装置ト１からのメー％リサイクル許可Ｉ
Ｉ奇３０３に応答してエラーアドレスレジスタ３−７の
保持する番地へ書込みバイト指定なしの部分書込みコマ
ンドを発生するコード発生回路３−９と、主記憶１１ｓ
−４へ７クセスア）−Ｌ／スを保持するアドレスレジメ
タ３−１０トから構成されている。ｌＩ、参照書号５０
４．３０５．３０６．３０７社アドレス線、３０８．５
０９．５１０．３１１はデータ線、３１２．３１３．３
１４ Ｂ ：ｆｆｗ ＞ ）−４１４１５，５１６，５
１乙５１８．５１！、Ｊ５２０は制御線、Ｂ−１１，５
−１２，３−１５は切替回路をそれぞれ示している。
結ＩＩｍ等を明確にする６本発明の一実施例を示す第ｓ
［Ｉ＆：おいて、情報処理システム轄中央廼運装置３−
１と主記憶装置８−２とかｂａｉ！され、本発明に係る
主記憶装置３−２は、主起ｍｓ御部３−３と主記憶ｌｌ
１ｌ！Ｉ−４かｂ構成される。主記憶制御部ｓ−ｓは、
主記憶ＩＩＢ−４からの読出しデータ５０００１ビツト
エラーを検出して修正するエラー検出修正回路３−５と
、主記憶部Ｓ−４への書込みデータ５０１＆：エラー修
正コードを付加するブード尭生■路３−４と、１ビツト
エラー検出のアドレス情報を保持するエラーアドレスレ
ジスタ３−７と、中央処理装置３−１にメモリサイタル
要求信号３０２を発生するメモリ゛ディタル要京關路ト
８と、中央処理装置ト１からのメー％リサイクル許可Ｉ
Ｉ奇３０３に応答してエラーアドレスレジスタ３−７の
保持する番地へ書込みバイト指定なしの部分書込みコマ
ンドを発生するコード発生回路３−９と、主記憶１１ｓ
−４へ７クセスア）−Ｌ／スを保持するアドレスレジメ
タ３−１０トから構成されている。ｌＩ、参照書号５０
４．３０５．３０６．３０７社アドレス線、３０８．５
０９．５１０．３１１はデータ線、３１２．３１３．３
１４ Ｂ ：ｆｆｗ ＞ ）−４１４１５，５１６，５
１乙５１８．５１！、Ｊ５２０は制御線、Ｂ−１１，５
−１２，３−１５は切替回路をそれぞれ示している。
次に箇ｓｗに示した構Ｉｌ！勢の作用、動作を順を追っ
て説明する。
て説明する。
中央処理装置５−１か６＋主記憶部５−４に対して、ア
ドレス線５０６で指示されるアドレスに対してコマンド
線８１４によ夕読出し命令が指示されると、主記憶部５
−４かｂ読出データ３００が読出される。
ドレス線５０６で指示されるアドレスに対してコマンド
線８１４によ夕読出し命令が指示されると、主記憶部５
−４かｂ読出データ３００が読出される。
むの時のＩｌ！出しアドレスは、アドレスレジスタ３−
１０＆：保持される。
１０＆：保持される。
エラー検出修正四路３−５で読出しデータ３０００１ビ
ツトエラーが検出畜れると“、１ビツトエラー轄修正さ
れ、正しいデータがデータｌ５３０Ｂで中央処理装置ｓ
−１へ送られる。この時、同時に１ビツトエラー検出線
墨１５により１ビツトエラー検出のアドレス情報がアド
レスレジスタ５−１０から訳出され、エラーアドレスレ
ジスタ５−７ｃ保持される。
ツトエラーが検出畜れると“、１ビツトエラー轄修正さ
れ、正しいデータがデータｌ５３０Ｂで中央処理装置ｓ
−１へ送られる。この時、同時に１ビツトエラー検出線
墨１５により１ビツトエラー検出のアドレス情報がアド
レスレジスタ５−１０から訳出され、エラーアドレスレ
ジスタ５−７ｃ保持される。
１ビツトエラーが検出されたととが１ビツトエラー検出
ｍ５１＄により、メモリディクル要求關路１１に：通知
されると、メ毫すサイタに！！求回路３−８は、メモリ
サイクル要求禦号３０２により、中央Ｊ＆ｌＩ装置Ｓ−
１に、１ビツトエラーを訂正し再書込みするためのメモ
リサイクルを要求する。
ｍ５１＄により、メモリディクル要求關路１１に：通知
されると、メ毫すサイタに！！求回路３−８は、メモリ
サイクル要求禦号３０２により、中央Ｊ＆ｌＩ装置Ｓ−
１に、１ビツトエラーを訂正し再書込みするためのメモ
リサイクルを要求する。
中央Ｊ６１１装置′５−１でアク竜スビジー制御が行わ
れ、メモリサイタル許可信号６０５によりメモリサイク
ルの使用許可が主記憶制御部３−３ｃ通知されると、コ
マンド発生回路３−９１ｊ、再書込み制御ｌ１ｌｌｓ！
ｉ１７、ｓ１８、墨１９により切替回路５−１１．５−
１２、！１−１３を各々１儒に切替えて、エラーアドレ
スレジスタＮ−７の保持するＩＩｒｊＩｉ＋へ書込みバ
イト指定を全バイト無効にして、部分書込みコマンドを
ａｍする。
れ、メモリサイタル許可信号６０５によりメモリサイク
ルの使用許可が主記憶制御部３−３ｃ通知されると、コ
マンド発生回路３−９１ｊ、再書込み制御ｌ１ｌｌｓ！
ｉ１７、ｓ１８、墨１９により切替回路５−１１．５−
１２、！１−１３を各々１儒に切替えて、エラーアドレ
スレジスタＮ−７の保持するＩＩｒｊＩｉ＋へ書込みバ
イト指定を全バイト無効にして、部分書込みコマンドを
ａｍする。
本コマンドによｐエラーアドレスレジスタ３−７で１１
ｔＦされたアドレスからデータを読出し、エラー検出修
正回路！ｉ−５で１ビツトエラーを修正した後に、切替
−１８５−１２を経由してコード発生回路３−６でエラ
ー修正コードを付加してそのデータをエラーアドレスレ
ジスタ３−７で指定されたアドレスに書戻ゝ１作を行う
、このときの１ビツトヱラー検出は、再書込み制御線５
２０ Ｃより、エラー検出修正回路墨−５に指示がＴｏ
ｊｌ、 １ビットエ予−は通知されない。
ｔＦされたアドレスからデータを読出し、エラー検出修
正回路！ｉ−５で１ビツトエラーを修正した後に、切替
−１８５−１２を経由してコード発生回路３−６でエラ
ー修正コードを付加してそのデータをエラーアドレスレ
ジスタ３−７で指定されたアドレスに書戻ゝ１作を行う
、このときの１ビツトヱラー検出は、再書込み制御線５
２０ Ｃより、エラー検出修正回路墨−５に指示がＴｏ
ｊｌ、 １ビットエ予−は通知されない。
これにより、指定アドレスに祉ノフトエラーによる１ビ
ツトエラーが訂正された正しいデータが書込壇れたのて
、ンフトエラーにょる障Ｗは処置されたことＣな−ｐ１
記懐装璽の高信頼性が保証される。
ツトエラーが訂正された正しいデータが書込壇れたのて
、ンフトエラーにょる障Ｗは処置されたことＣな−ｐ１
記懐装璽の高信頼性が保証される。
以上説明した本実施例では、中央処理装置３−１からの
メ４９ヤイタル許可匍号ＳＯ５ｃ応答してエラーアドレ
スレジスタ３−７の保持する番地へ書込みバイト指定な
しの部分書込みＯｆｆンドを発生すルコマンド尭！ｋｎ
ｍ＆−９及び１ビフトエラー検出のアドレス情報を保持
するエラーアドレスレジスタＳ−７蝶、主記憶制御部に
あるが、中７央ｌＡｌ１装置Ｈ−ＩＣＴｏってもさしつ
かえない。
メ４９ヤイタル許可匍号ＳＯ５ｃ応答してエラーアドレ
スレジスタ３−７の保持する番地へ書込みバイト指定な
しの部分書込みＯｆｆンドを発生すルコマンド尭！ｋｎ
ｍ＆−９及び１ビフトエラー検出のアドレス情報を保持
するエラーアドレスレジスタＳ−７蝶、主記憶制御部に
あるが、中７央ｌＡｌ１装置Ｈ−ＩＣＴｏってもさしつ
かえない。
本発明には、以上説明したように、ンフトエラー検崗時
に主記憶装置のメモ・リサイタル要求回路によ１メ毫リ
ナイタルを要求し、中央処理装置からの許可に応じて部
分書込命令によｐ再書込みを行い、ソフトエラーを正し
く書戻して、ソフトエラ−ｍｍから＊に起むる２ビツト
エラーを防止する伽額性の高い記憶装置を提供できると
いう効果がある。
に主記憶装置のメモ・リサイタル要求回路によ１メ毫リ
ナイタルを要求し、中央処理装置からの許可に応じて部
分書込命令によｐ再書込みを行い、ソフトエラーを正し
く書戻して、ソフトエラ−ｍｍから＊に起むる２ビツト
エラーを防止する伽額性の高い記憶装置を提供できると
いう効果がある。
以上本発明をその良好な一実謔例について説明したが、
それ社単なる例示的なものでＴｏｊ！、ここで説嘴畜れ
た実施例によっての拳本願発＠が限定される亀のτ攻い
ことは勿論でめる。
それ社単なる例示的なものでＴｏｊ！、ここで説嘴畜れ
た実施例によっての拳本願発＠が限定される亀のτ攻い
ことは勿論でめる。
４ ８！ｉ！ｗｅｍ単ｔｓｕｉ
１１１１１！従来の情報部層システムの構成図、第２閣
は最近の情ＩＩＩＩ＆濁システムの構成図、第３図は本
発明の一１Ｉ論例を示すブロック構成図である。
は最近の情ＩＩＩＩ＆濁システムの構成図、第３図は本
発明の一１Ｉ論例を示すブロック構成図である。
１−１・・・中央地層装置、１−２・・・主記憶装置、
１−ｓ・・・主記憶制御部、１−４・−一主記健部、１
−５，１−６・・・入出力制御ブロセツｔ、２−１．２
−２−−６中央処ｍｓ置、２−Ｌ２−４．２−５．２−
６・・・演算処理装置、２−７．２−８ ・・・クス
テム制御装置、２−９．２−１０・・・主記憶装置、２
−１１．２−１２・・・主記憶部、２−１３ 、２−１
４・・・主記憶制御部、２−１５．２−１４．２−１７
．２−１８・・・入出力制御プロ竜ツナ、５−１１１・
拳中央処理装置、３−２Φ・・主記憶装置、ｓ−５・―
・主記憶、制御部、３−４・・・主記憶部、３−５・−
・エラー検出修正回路、ｌ５−６・・−コード発ＩＪ！
回路、５−７・・・エラーアドレスレジスタ、３−８・
・・メモリサイタル要求回路、５−９・・・コマンド尭
生回路、！−１０・・・アドレスレジスタ、５−１１．
３−１２．３−１５・・・切替回路、墨０２・嗜・メモ
リサイクル要求信号、３０ｓ・・・メモリサイクル許可
信号、３０４、！＄１１５．３０６、ｓ０７・・・アド
レス線、５００ ％ ５０１．３０８、！０９．３１０
．５１１−−− ｆ −＃曽、３１２．３１３、！１４
０＠ Ｉ ’：３ ”＠ｆ Ｉド線、５１５％ ３１６
、ｓ１７．５１８．５１９．３２０・・・制−一
、、 特許出願人 日本電気株式会社 代 通 人 弁理士 熊谷雄太部
１−ｓ・・・主記憶制御部、１−４・−一主記健部、１
−５，１−６・・・入出力制御ブロセツｔ、２−１．２
−２−−６中央処ｍｓ置、２−Ｌ２−４．２−５．２−
６・・・演算処理装置、２−７．２−８ ・・・クス
テム制御装置、２−９．２−１０・・・主記憶装置、２
−１１．２−１２・・・主記憶部、２−１３ 、２−１
４・・・主記憶制御部、２−１５．２−１４．２−１７
．２−１８・・・入出力制御プロ竜ツナ、５−１１１・
拳中央処理装置、３−２Φ・・主記憶装置、ｓ−５・―
・主記憶、制御部、３−４・・・主記憶部、３−５・−
・エラー検出修正回路、ｌ５−６・・−コード発ＩＪ！
回路、５−７・・・エラーアドレスレジスタ、３−８・
・・メモリサイタル要求回路、５−９・・・コマンド尭
生回路、！−１０・・・アドレスレジスタ、５−１１．
３−１２．３−１５・・・切替回路、墨０２・嗜・メモ
リサイクル要求信号、３０ｓ・・・メモリサイクル許可
信号、３０４、！＄１１５．３０６、ｓ０７・・・アド
レス線、５００ ％ ５０１．３０８、！０９．３１０
．５１１−−− ｆ −＃曽、３１２．３１３、！１４
０＠ Ｉ ’：３ ”＠ｆ Ｉド線、５１５％ ３１６
、ｓ１７．５１８．５１９．３２０・・・制−一
、、 特許出願人 日本電気株式会社 代 通 人 弁理士 熊谷雄太部
Claims (1)
- 中央Ｊｌ１１ｍｌ置と主記憶装置とから’ｋ ｊ ％前
記主記憶−置ｔＩＫ！！記憶制御部と主記憶部門ら構威
畜れか０＃ＩＩ記友配憶制御部に２ビツト工ラー検綱機
飽−と１．ビットエラー町）：ＩＩＩＡ鉋を有する情報
＃＆層システム＆：かいて、鍵Ｉｅ主記憶郁からの読出
しデータの１ビツトエラーを験肯して修正するエラー検
出修正ｓｇ＋ｍと、＃ＩｊＩ！！主１！！ＩＩ部への書
込みデータに工予−検出修正冨−ドを付加する；−ｒｌ
ｌｌ回生と、１ビツトエラー検出のアドレス情軸を保持
するエラーアドレスレジスタと、曽記中央ＩＩ＆履装置
にメ４リナイタｋＩ！京儒奇を侮生ずるメ％リナイタル
要京−路と、鍵記中央Ｊ６ｍ１装置からのメモリサイタ
ル許可儒奇に応答して鍾記エラーアドレスレジスタの保
持す為ｔＩＩｈへ書込みパイ）ｍｊＬＦなしの部分書込
みコマンドを＊＊する：Ｉマント斃生−膝とを軟妙、１
ビツトエラー検出時に、鍵記中央鵡層装置へ要求して許
可のあったメＪ＠ッナイクル中に前記力マンド発生回路
からの部分書込みコマンドによ１前記工ラー検出修正ａ
ｍと前記＝−ド発生回路とを動作させ１ビツトエラーを
した替地のデータを修正して書き戻す仁とを轡徽とする
′主記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122279A JPS5823399A (ja) | 1981-08-03 | 1981-08-03 | 主記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122279A JPS5823399A (ja) | 1981-08-03 | 1981-08-03 | 主記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5823399A true JPS5823399A (ja) | 1983-02-12 |
Family
ID=14832021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56122279A Pending JPS5823399A (ja) | 1981-08-03 | 1981-08-03 | 主記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5823399A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008173802A (ja) * | 2007-01-17 | 2008-07-31 | Central Glass Co Ltd | 遮音性積層構造体及びその製法 |
| JP2016197183A (ja) * | 2015-04-03 | 2016-11-24 | 旭ファイバーグラス株式会社 | ガラス繊維断熱吸音体及びその使用方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129334A (en) * | 1976-04-23 | 1977-10-29 | Nec Corp | Memor |
| JPS5622291A (en) * | 1979-07-31 | 1981-03-02 | Fujitsu Ltd | Bit error correction method for memory |
-
1981
- 1981-08-03 JP JP56122279A patent/JPS5823399A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129334A (en) * | 1976-04-23 | 1977-10-29 | Nec Corp | Memor |
| JPS5622291A (en) * | 1979-07-31 | 1981-03-02 | Fujitsu Ltd | Bit error correction method for memory |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008173802A (ja) * | 2007-01-17 | 2008-07-31 | Central Glass Co Ltd | 遮音性積層構造体及びその製法 |
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