JPS58222485A - 集積回路メモリ - Google Patents
集積回路メモリInfo
- Publication number
- JPS58222485A JPS58222485A JP57103812A JP10381282A JPS58222485A JP S58222485 A JPS58222485 A JP S58222485A JP 57103812 A JP57103812 A JP 57103812A JP 10381282 A JP10381282 A JP 10381282A JP S58222485 A JPS58222485 A JP S58222485A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- data
- terminal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は集積回路メモリに係り、籍に人力データを直接
出力端子に出すためのバイパス回路を付加した集積回路
メモリ（二関するものである。
出力端子に出すためのバイパス回路を付加した集積回路
メモリ（二関するものである。
従来技術
第１図は）従来の集積回路メモリのブロック図で、２ｎ
ワード×１ビツトのメモリセルｌ、アドレス・デコーダ
２、読出／１１１．込回路８およびアンドゲート４など
で構成される。これの動作を簡単に説明すると、まず破
線内の半導体メモリ全体を選択するため、チップセレク
トＣ８をローレベルにし、アドレスＡ１〜Ａｎを印加す
ると、デコーダ２を介しメモリセルｌ内の１ビットが選
択される。この時、書込信号ＷＥがハイレベルすなわら
胱出し状態にあると、選択されたセルの読出／書込回路
８を介して出力端子ＤＯに現われる。暫込む場合は、デ
ータ入力端子ＤＩｔ４込みデータを与え、ＷＥをローレ
ベル゛ずなわら書込み状態にすると、選択されたセルに
上田／書込回路８を介して情報が書込まれる。書込み後
、ＷＥをハイレベルにすると、その情報が出力端子、Ｄ
Ｏに読み出される。以上が高速のバイポーラ型メモリの
一般的な動作であり、通常の使用法では特に不都合は生
じない。
ワード×１ビツトのメモリセルｌ、アドレス・デコーダ
２、読出／１１１．込回路８およびアンドゲート４など
で構成される。これの動作を簡単に説明すると、まず破
線内の半導体メモリ全体を選択するため、チップセレク
トＣ８をローレベルにし、アドレスＡ１〜Ａｎを印加す
ると、デコーダ２を介しメモリセルｌ内の１ビットが選
択される。この時、書込信号ＷＥがハイレベルすなわら
胱出し状態にあると、選択されたセルの読出／書込回路
８を介して出力端子ＤＯに現われる。暫込む場合は、デ
ータ入力端子ＤＩｔ４込みデータを与え、ＷＥをローレ
ベル゛ずなわら書込み状態にすると、選択されたセルに
上田／書込回路８を介して情報が書込まれる。書込み後
、ＷＥをハイレベルにすると、その情報が出力端子、Ｄ
Ｏに読み出される。以上が高速のバイポーラ型メモリの
一般的な動作であり、通常の使用法では特に不都合は生
じない。
ところで、５ンビユータ・システムにおいては、処理の
高速化のため、下りに主記憶装置の写しを格納した高速
バッファドレージ（ＢＳ）を演算処理装置内に設け、メ
モリ参照要求に対し、該ＢＳより所望の情報を得る方式
がとられる。この場合、ＢＳ内に所望の情報がないと、
主記憶装置からデータを転送し、それをＢＳ内に書込む
動作を行うと同時に、該データを使いたいという要求が
ある。
高速化のため、下りに主記憶装置の写しを格納した高速
バッファドレージ（ＢＳ）を演算処理装置内に設け、メ
モリ参照要求に対し、該ＢＳより所望の情報を得る方式
がとられる。この場合、ＢＳ内に所望の情報がないと、
主記憶装置からデータを転送し、それをＢＳ内に書込む
動作を行うと同時に、該データを使いたいという要求が
ある。
しかし、第１図のメモリの動作として、書込みと読出し
を同時；二実行することはできない。このため、第１図
のメモリをＢＳとして使用する場合、従来は第２図に示
す構成としていた。
を同時；二実行することはできない。このため、第１図
のメモリをＢＳとして使用する場合、従来は第２図に示
す構成としていた。
第２図は、第１図の半導体メモリを使用したバッファス
トレージ（ＢＳ）及び次段の読出しデータレジスタ部の
一部のブロック図である。本ＢＳかは、第１図のメモリ
１０をｍ個使った２ｎワ一ドＸｍピット容量のメモリ装
置である。このＢ５２０からデータを読み出す時は、ア
ドレスを印加する事により、ｍ本の出力データ線ＤＯ１
〜ＤＯｍからデータが読出され、次段の続出しデータレ
ジスタ部２１のバッファデータレジスタ（ＢＤＲ）２２
内に取す込まれる。Ｂ５２０内にデータを書込む時は、
読出し時と同様にアドレスを印加し、ｍ本の入力データ
線（ＤＩＩ〜ＤＩｍ）のデータをＢＳ内に書込む。
トレージ（ＢＳ）及び次段の読出しデータレジスタ部の
一部のブロック図である。本ＢＳかは、第１図のメモリ
１０をｍ個使った２ｎワ一ドＸｍピット容量のメモリ装
置である。このＢ５２０からデータを読み出す時は、ア
ドレスを印加する事により、ｍ本の出力データ線ＤＯ１
〜ＤＯｍからデータが読出され、次段の続出しデータレ
ジスタ部２１のバッファデータレジスタ（ＢＤＲ）２２
内に取す込まれる。Ｂ５２０内にデータを書込む時は、
読出し時と同様にアドレスを印加し、ｍ本の入力データ
線（ＤＩＩ〜ＤＩｍ）のデータをＢＳ内に書込む。
一方、コンピュータが処理しようとするデータは、ＢＳ
の性質上、常にＢＳ内にあるとは限らない。
の性質上、常にＢＳ内にあるとは限らない。
Ｂ５２０に所望のデータが無い場合、主記憶装置からデ
ータをＢ５２０内に転送し、書込むと同時に、そのデー
タを次段の胱出しデータレジスタ部２１に送り処理しな
ければならな−６゜第２図において、この経路がＤ１１
＝ＤＩｍからバッフアジイトデータレジスタ（ＢＷＲ）
２３であり、最終的には、ＬＳＳ加からの読出しデータ
と同じ（ＢＬ）ルｎに入ることになる。
ータをＢ５２０内に転送し、書込むと同時に、そのデー
タを次段の胱出しデータレジスタ部２１に送り処理しな
ければならな−６゜第２図において、この経路がＤ１１
＝ＤＩｍからバッフアジイトデータレジスタ（ＢＷＲ）
２３であり、最終的には、ＬＳＳ加からの読出しデータ
と同じ（ＢＬ）ルｎに入ることになる。
しかし、第２図の構成の欠点は、Ｂ５２０として集積回
路メモリの他にＬ）ＩＩ〜ｌ）ＩｍからＢＷｉ（るの経
路を必要とするため、本質的に金物賞が多く、配線量が
大となることである。特に読出しデータレジスタ部２１
をＬＳＩ化した場合、入力とし さてＢＳ
Ｓ出出データと主記憶装置からの読出しデータの両方の
経路が必要になり、多数の入力ビンを使用することにな
る。このため、ＬＳＩの内部ケ−）数対しＳＩの入出力
ピン数の比（ゲート／ピン比率）が低下する。一般に、
高密度なＬＳＩを実現するためには、該ゲート／ピン比
率を向上することが必要であり、この点から考えると、
第２図の構成はＬＳＩ化に向いていないといえる。
路メモリの他にＬ）ＩＩ〜ｌ）ＩｍからＢＷｉ（るの経
路を必要とするため、本質的に金物賞が多く、配線量が
大となることである。特に読出しデータレジスタ部２１
をＬＳＩ化した場合、入力とし さてＢＳ
Ｓ出出データと主記憶装置からの読出しデータの両方の
経路が必要になり、多数の入力ビンを使用することにな
る。このため、ＬＳＩの内部ケ−）数対しＳＩの入出力
ピン数の比（ゲート／ピン比率）が低下する。一般に、
高密度なＬＳＩを実現するためには、該ゲート／ピン比
率を向上することが必要であり、この点から考えると、
第２図の構成はＬＳＩ化に向いていないといえる。
一方、配縁の本数のみに着目すると、メモリ素子の人力
ピンと出力ビンを共通に使えば配線量は犬とはならない
。この型のメモリは既にＭＯＳ型の半導体メモリにはあ
るが、出力と入力が直接に接続されているため、出力の
負荷として入力負荷容量も入る分、負荷が大となり、高
速用には使えない。また、メモリからの出力が有効な時
には、人力信号を印加できない。
ピンと出力ビンを共通に使えば配線量は犬とはならない
。この型のメモリは既にＭＯＳ型の半導体メモリにはあ
るが、出力と入力が直接に接続されているため、出力の
負荷として入力負荷容量も入る分、負荷が大となり、高
速用には使えない。また、メモリからの出力が有効な時
には、人力信号を印加できない。
発明の目的
本発明の目的は、以上の如き従来の問題点を除去するも
のであり、入力データをメ七す内に書込むと同時１ユ、
メモリの出力側からもそのデータを取９出して、あたか
もメモリの読出しデータのつもりで利用できる効果、お
よび入力容量が出力負荷とならない効果を１する集積回
路メモリを提供することにある。
のであり、入力データをメ七す内に書込むと同時１ユ、
メモリの出力側からもそのデータを取９出して、あたか
もメモリの読出しデータのつもりで利用できる効果、お
よび入力容量が出力負荷とならない効果を１する集積回
路メモリを提供することにある。
この発明の特徴とすると仁ろは、メモリに入力データを
与えて書込み動作を芒せる一方、その人力データを論理
回路を通して出力側から出力するとともに、この時には
、メモーリセルからの信号は出力側に出ないように制、
御するものである。
与えて書込み動作を芒せる一方、その人力データを論理
回路を通して出力側から出力するとともに、この時には
、メモーリセルからの信号は出力側に出ないように制、
御するものである。
発明の実施例
第８図に本発明による集積回路メモリの一実施例を示す
。ここで、１０は第１図で説明したと同じ２１ワード×
１ビツトのメモリであるが、第１図と異なる所は、＠理
回路４の他に論理回路５と６と７が付加婆れたことであ
る。論理回路４及び５は、ローレベルを′ｌ”とするＮ
ＡＮＤゲート、６は入力に対しｌ”又は０”を作るバッ
ファゲート、７は極性反転用インバータである。また、
８は論理回路４及び５の出力を接続したもので、論理機
能的にはハイレベルをｌ”とするＯＲケート（ワイヤー
ドオア）である。本メモリ１ｏの基本的機能はｍ１図と
同様であるので、その説明は省略し、以下では本発明で
付加された部分を中心に説明する。
。ここで、１０は第１図で説明したと同じ２１ワード×
１ビツトのメモリであるが、第１図と異なる所は、＠理
回路４の他に論理回路５と６と７が付加婆れたことであ
る。論理回路４及び５は、ローレベルを′ｌ”とするＮ
ＡＮＤゲート、６は入力に対しｌ”又は０”を作るバッ
ファゲート、７は極性反転用インバータである。また、
８は論理回路４及び５の出力を接続したもので、論理機
能的にはハイレベルをｌ”とするＯＲケート（ワイヤー
ドオア）である。本メモリ１ｏの基本的機能はｍ１図と
同様であるので、その説明は省略し、以下では本発明で
付加された部分を中心に説明する。
まず、σ３信号がローレベル、Ｗ１信号がハイレベルの
時は胱出し状態となり、この時、論理回路会及び５はＤ
ＳＥＬ信号の状態如何で、どちらかの回路が開かれる。
時は胱出し状態となり、この時、論理回路会及び５はＤ
ＳＥＬ信号の状態如何で、どちらかの回路が開かれる。
例えば、ＤＳＥＬ信号がローレベルでは、論理回路４が
開かれ、メモリセルｌの内容が読出／書込回路８を通っ
てＤＯ端子に出力として出てくる。これが通常の読出し
動作である。１）ＳＥＬ信号がハイレベルでは、論理回
路５が開かれ、ＤＩ端子の信号がＤｏ銅端子現れる。
開かれ、メモリセルｌの内容が読出／書込回路８を通っ
てＤＯ端子に出力として出てくる。これが通常の読出し
動作である。１）ＳＥＬ信号がハイレベルでは、論理回
路５が開かれ、ＤＩ端子の信号がＤｏ銅端子現れる。
仄にσ１個号がローレベル、ｎ信号もローレヘルテハ、
メモリ１は書込み状態となる。この場合、まずＤＩ端子
の１８号がメモリセル内に書込まれる。一方、Ｃ８がロ
ーレベルでめるから、胱出し時の場合と同様に、ＤＳｇ
Ｌ信号の状態如何で、・：１ ＤＯ端子にｌ）Ｉ信号を取り出すか、メモリｌの内容を
取り出すかが決まる。ＤＳＥＬ信号がハイの場合、論理
回路５が開き、ＤＯ端子には大刀信号がそのまま取り出
される。すなわら、書込み動作と同時に、出力端子から
現在書込んでいるデータが出力される。
メモリ１は書込み状態となる。この場合、まずＤＩ端子
の１８号がメモリセル内に書込まれる。一方、Ｃ８がロ
ーレベルでめるから、胱出し時の場合と同様に、ＤＳｇ
Ｌ信号の状態如何で、・：１ ＤＯ端子にｌ）Ｉ信号を取り出すか、メモリｌの内容を
取り出すかが決まる。ＤＳＥＬ信号がハイの場合、論理
回路５が開き、ＤＯ端子には大刀信号がそのまま取り出
される。すなわら、書込み動作と同時に、出力端子から
現在書込んでいるデータが出力される。
第４図は、本発明の第３図の半導体メモリを１１１個使
ったＢＳのブロック図である。機能的には、従来型メモ
リを使った第２図と同様であるが、第２図に訃けるＢＷ
Ｒ２３がなくなり、読出しチータレ７スタ部２１に入る
ＤＩからのｍ本のデータ線が不必要になっていることで
ある。それに代って、Ｂ５２０にはＤＳＥＬ端子が１本
追加されている。
ったＢＳのブロック図である。機能的には、従来型メモ
リを使った第２図と同様であるが、第２図に訃けるＢＷ
Ｒ２３がなくなり、読出しチータレ７スタ部２１に入る
ＤＩからのｍ本のデータ線が不必要になっていることで
ある。それに代って、Ｂ５２０にはＤＳＥＬ端子が１本
追加されている。
発明の効果
以上述べた如き構成であるから、本発明にあっては次の
如き効果を得る事が出来る。
如き効果を得る事が出来る。
（１） 人力データを出力＄１１１に側路する論理回
路とそれを制御する制御Ｑ号を付加した事により、１込
み、読出し動作に無関係に人力データを出力データとし
て同時に利用、、出来る。
路とそれを制御する制御Ｑ号を付加した事により、１込
み、読出し動作に無関係に人力データを出力データとし
て同時に利用、、出来る。
（２） 人力と出力は論理回路で分離されているため、
入力容量は′出力の負荷とはならｌい。
入力容量は′出力の負荷とはならｌい。
（３１ＢＳの読出しデータレジスタ部をＬＳＩ化した場
合、ＢＳの読出し速度（アクセスタイム）の低下をきた
すこと無く、同ＬＳＩのゲート／ビン比率を向上するこ
とが可能である。
合、ＢＳの読出し速度（アクセスタイム）の低下をきた
すこと無く、同ＬＳＩのゲート／ビン比率を向上するこ
とが可能である。
第１図は従来の集積回路メモリのブロック図、第２図は
第１１図の集積回路メモリを使ったバッファストレージ
及び周辺のブロック図、第８図は本発明による集積回路
メモリの一実施例のブロック図、第４図は本発明の集積
回路メモリを使ったバッファストレージ及び周辺のブロ
ック図である。 １・・・メモリセル、２・・・デコーダ、３・・・読出
／書込回路、！、 ５． ６． ７・・・論理回路、
８・・・ワイヤードオア回路。 ４４３ 第３図 １ｎ 第４図 □ｌ
第１１図の集積回路メモリを使ったバッファストレージ
及び周辺のブロック図、第８図は本発明による集積回路
メモリの一実施例のブロック図、第４図は本発明の集積
回路メモリを使ったバッファストレージ及び周辺のブロ
ック図である。 １・・・メモリセル、２・・・デコーダ、３・・・読出
／書込回路、！、 ５． ６． ７・・・論理回路、
８・・・ワイヤードオア回路。 ４４３ 第３図 １ｎ 第４図 □ｌ
Claims (1)
- ｆｌ＋ 書込み用データ入力端子と記憶回路と読出し
用データ出力端子とを具備した集積回路メモリにおいて
、前記書°込み用データ入力端子と前記続出し用データ
出力端子とを結ぶ論理回路と、前記論理回路を制御する
ための制御信号を印加する制御信号端子とを付加し、前
記制御信号端子（二印力口する制御信号の状態により、
前記書込み用データ入力端子のデータを前記記１愚回路
；二簀込むと同時に、前記論理回路を通して前記読出し
用データ出力端子にバイパスすることを特徴とする集積
回路メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103812A JPS58222485A (ja) | 1982-06-18 | 1982-06-18 | 集積回路メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103812A JPS58222485A (ja) | 1982-06-18 | 1982-06-18 | 集積回路メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58222485A true JPS58222485A (ja) | 1983-12-24 |
| JPH0222473B2 JPH0222473B2 (ja) | 1990-05-18 |
Family
ID=14363809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57103812A Granted JPS58222485A (ja) | 1982-06-18 | 1982-06-18 | 集積回路メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222485A (ja) |
-
1982
- 1982-06-18 JP JP57103812A patent/JPS58222485A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0222473B2 (ja) | 1990-05-18 |
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