JPS58219697A - ２線式伝送器 - Google Patents
２線式伝送器Info
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- JPS58219697A JPS58219697A JP10098882A JP10098882A JPS58219697A JP S58219697 A JPS58219697 A JP S58219697A JP 10098882 A JP10098882 A JP 10098882A JP 10098882 A JP10098882 A JP 10098882A JP S58219697 A JPS58219697 A JP S58219697A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は圧力、温度等の物理量を検出する検出器の出
力信号を対応する電流に変換し、２線伝送路を介して遠
隔の受信部等へ伝速する２線式伝送器に関する。
力信号を対応する電流に変換し、２線伝送路を介して遠
隔の受信部等へ伝速する２線式伝送器に関する。
２線式伝送器は周知のように、検出器（センナ）の出力
信号を対応する電流に変換した後、２線伝送路に供給す
るものであり、伝送線が２本で済むことから工業計測の
分野で広く利用されている。
信号を対応する電流に変換した後、２線伝送路に供給す
るものであり、伝送線が２本で済むことから工業計測の
分野で広く利用されている。
第１図は従来の２線式伝送器の一構成例を示すブロック
図である。この図においてｌｌｉ圧力等の物理量を検出
して電気信号に変換するセンサ回路であり、また、Ｂａ
、Ｂｔ＋紘各々センサ１の出力電圧を等制約に表わして
いる。この電圧１ｊ！ａ、Ｆｌｉｂは演算増幅器２の非
反転２反転入力端子に抵抗器１３．１４を各々介して印
加されている。演算増幅器２は両入力端に印加される電
圧の差を増幅して出力電流制御用のトランジスタ３を駆
動する。
図である。この図においてｌｌｉ圧力等の物理量を検出
して電気信号に変換するセンサ回路であり、また、Ｂａ
、Ｂｔ＋紘各々センサ１の出力電圧を等制約に表わして
いる。この電圧１ｊ！ａ、Ｆｌｉｂは演算増幅器２の非
反転２反転入力端子に抵抗器１３．１４を各々介して印
加されている。演算増幅器２は両入力端に印加される電
圧の差を増幅して出力電流制御用のトランジスタ３を駆
動する。
８は定電流回路１９と定電圧ダイオード２０とから構成
されている定電圧回路でアシ、センサ１および演算増幅
器２に定電圧電源を供給している。
されている定電圧回路でアシ、センサ１および演算増幅
器２に定電圧電源を供給している。
また、コモン線Ｃと出力端子５との間に介挿された抵抗
器９の一端が抵抗器１７を介して演算増幅器２０反転入
力端子に接続され、他端が抵抗器１８を介して非反転入
力端子に接続されている。すなわち、抵抗器９０両端電
圧か逆極性となって演五増幅器２の両入力端に印加（帰
還）されるようになっている。一方、出力端子４，５に
は伝送線１１１．１２の一端か各々接続され、この伝送
線ｌＩ 、ｌ＊の他端間に電源６と負荷抵抗７が直列に
介挿されている。なお、電源６と負荷抵抗７とか受信側
に設けられている仁とは周知の通りである。
器９の一端が抵抗器１７を介して演算増幅器２０反転入
力端子に接続され、他端が抵抗器１８を介して非反転入
力端子に接続されている。すなわち、抵抗器９０両端電
圧か逆極性となって演五増幅器２の両入力端に印加（帰
還）されるようになっている。一方、出力端子４，５に
は伝送線１１１．１２の一端か各々接続され、この伝送
線ｌＩ 、ｌ＊の他端間に電源６と負荷抵抗７が直列に
介挿されている。なお、電源６と負荷抵抗７とか受信側
に設けられている仁とは周知の通りである。
上述した回路の動作は次の通υである。
電圧Ｅ＾が上昇すると演算増幅器２の出力電圧、すなわ
ち、トランジスタ３のペース電位か上昇し、出力１Ｅ流
１０か増加する。この結果、抵抗器９０両端電圧が上昇
し、この電圧か演ｎ増幅器２０両入力端に負帰還され、
この両入力端の電圧遅が少なくなり、結果的に出力電流
１ｏの値か前記電圧点を０とする姐に制御される。一方
、電圧］！ｉ１が下降すると、出力電流ｉｏか減少して
抵抗器９０両端電圧、Ｊ＝上下降るので、出力電流１０
の匝は前述した場合同様、演算増幅器２０両入力端の電
圧差を０とするイ直となる。このように、出力電流ｉ。
ち、トランジスタ３のペース電位か上昇し、出力１Ｅ流
１０か増加する。この結果、抵抗器９０両端電圧が上昇
し、この電圧か演ｎ増幅器２０両入力端に負帰還され、
この両入力端の電圧遅が少なくなり、結果的に出力電流
１ｏの値か前記電圧点を０とする姐に制御される。一方
、電圧］！ｉ１が下降すると、出力電流ｉｏか減少して
抵抗器９０両端電圧、Ｊ＝上下降るので、出力電流１０
の匝は前述した場合同様、演算増幅器２０両入力端の電
圧差を０とするイ直となる。このように、出力電流ｉ。
はセンサ１の出力信号に対応する値となる。
ところで、上述した従来の２線式伝送器においては、入
力抵抗器１３．１４および抵抗器１７゜１８の抵抗値に
よシ、帰還率とともに測定精度か −決定される
ため、これらに高価な高精度の抵抗器を用いねばならず
製造コストの低減が達１られないという問題かあった。
力抵抗器１３．１４および抵抗器１７゜１８の抵抗値に
よシ、帰還率とともに測定精度か −決定される
ため、これらに高価な高精度の抵抗器を用いねばならず
製造コストの低減が達１られないという問題かあった。
また、上述した問題を解決する手段として数個のトラン
ジスタを用いてカレントミラー回路を構成し、このカレ
ントミラー回路に装置の全電流を流して模写電流を負帰
還するという２線式伝送器（％開昭５３−１４７２５８
）か知られている。
ジスタを用いてカレントミラー回路を構成し、このカレ
ントミラー回路に装置の全電流を流して模写電流を負帰
還するという２線式伝送器（％開昭５３−１４７２５８
）か知られている。
しかしながら、この２線式伝送器においてはカレントミ
ラー回路の模写側と制御側の電流比をトランジスタの電
流増ＩｌＩ率比によシ設定するため接合部面積のれなる
トランジスタを用いなければならないという不都合かあ
った。そして、このことは回路を集積化する際のトラン
ジスタの特性管理を極めて難かしくするという問題を発
生した。
ラー回路の模写側と制御側の電流比をトランジスタの電
流増ＩｌＩ率比によシ設定するため接合部面積のれなる
トランジスタを用いなければならないという不都合かあ
った。そして、このことは回路を集積化する際のトラン
ジスタの特性管理を極めて難かしくするという問題を発
生した。
゛ この発明は上述した事情に鑑み、帰還用の高精嵐
の抵抗器を必蒙とせず、また、接合部面積の異なるトラ
ンジスタ等を用いずに製作することができ、かつ、安価
で品質安定度の高い２線式伝送器を提供するもので、制
御側と模写側の電流比が信号増幅素子数の比となるカレ
ントミラー回路を複数並列に接続し、これらのカレント
ミラー回路に装置の全電流を供給し、かつ、全模写電流
を伝送電流制御用の演算項幅器に負帰還するようにした
ものである。
の抵抗器を必蒙とせず、また、接合部面積の異なるトラ
ンジスタ等を用いずに製作することができ、かつ、安価
で品質安定度の高い２線式伝送器を提供するもので、制
御側と模写側の電流比が信号増幅素子数の比となるカレ
ントミラー回路を複数並列に接続し、これらのカレント
ミラー回路に装置の全電流を供給し、かつ、全模写電流
を伝送電流制御用の演算項幅器に負帰還するようにした
ものである。
以下図面を参照してとの発明の実施例について説明する
。
。
第２図はこの発明の第１の実施例の原理を説明するだめ
の回路図である。なお、この図において第１図と対応す
る部分には同一の符号を付しその説明を省略する。
の回路図である。なお、この図において第１図と対応す
る部分には同一の符号を付しその説明を省略する。
この図において３０は測定する物理証に対応する電圧ｖ
ＩＬを出力するセンサ回路であり、この電圧ｖａは抵抗
器３１を介して演算増幅器２の非反転入力端子に供給さ
れる。３２は可変抵抗器であシ、演算増幅器２０反転入
力端子に定電圧回路８の、出力電圧を分圧して供給して
いる。演算増幅器２は両入力端子に印加される電圧差を
増幅し、この結果書られる出力信号によりＦＦｊＴ（［
界効米トランジスタ）２３を駆動する。４０は同一特性
のＦ Ｅ Ｔ Ｑａ 、 Ｑｂ＋ ”−Ｑｂ４から成
るカレントミラー回路であり、４０ａはその模写側回路
、４０ｂは制御側回路である。この場合、制御側回路４
０ｔ＋を構成するＦ Ｅ Ｔ Ｑｂｓ〜Ｑ１，４は各々
のゲートとドレインか共通接続されてコモン線Ｃに接続
されており、模写側回路４０ａを構成するＦＦ！ＴＱａ
はドレインか演算増幅器２の非反転入力端子に、ゲート
がコモン線Ｃに各々接続されている。また、ＦＥＴＱａ
、Ｑ、ｂ１〜Ｑｂ４の各々のソース刀ふ出力端子５に接
続されている。仁のような構成によればＦ］！！ＴＱａ
、ＱｔｌＩ−Ｑｔ１４のゲート電圧か共通になるから、
制御側回路４０１５を流れる電流（装置の全電流）の１
／４が模写側回路４０・に流れる。すなわち、制御側回
路４０ｂと模写側回路４０ｍに流れる電流の比か各々の
回路を構成するＦＦｉＴ（信号よ′５幅素子）の数の比
となる。したがって、模写１１Ｉ！ｌ １ｇ回路４０．
と制御側回路４０ｂとのＦＩＴの数の比をｌ：ｎにすれ
ば、電流比はｌ：ｎになる。
ＩＬを出力するセンサ回路であり、この電圧ｖａは抵抗
器３１を介して演算増幅器２の非反転入力端子に供給さ
れる。３２は可変抵抗器であシ、演算増幅器２０反転入
力端子に定電圧回路８の、出力電圧を分圧して供給して
いる。演算増幅器２は両入力端子に印加される電圧差を
増幅し、この結果書られる出力信号によりＦＦｊＴ（［
界効米トランジスタ）２３を駆動する。４０は同一特性
のＦ Ｅ Ｔ Ｑａ 、 Ｑｂ＋ ”−Ｑｂ４から成
るカレントミラー回路であり、４０ａはその模写側回路
、４０ｂは制御側回路である。この場合、制御側回路４
０ｔ＋を構成するＦ Ｅ Ｔ Ｑｂｓ〜Ｑ１，４は各々
のゲートとドレインか共通接続されてコモン線Ｃに接続
されており、模写側回路４０ａを構成するＦＦ！ＴＱａ
はドレインか演算増幅器２の非反転入力端子に、ゲート
がコモン線Ｃに各々接続されている。また、ＦＥＴＱａ
、Ｑ、ｂ１〜Ｑｂ４の各々のソース刀ふ出力端子５に接
続されている。仁のような構成によればＦ］！！ＴＱａ
、ＱｔｌＩ−Ｑｔ１４のゲート電圧か共通になるから、
制御側回路４０１５を流れる電流（装置の全電流）の１
／４が模写側回路４０・に流れる。すなわち、制御側回
路４０ｂと模写側回路４０ｍに流れる電流の比か各々の
回路を構成するＦＦｉＴ（信号よ′５幅素子）の数の比
となる。したがって、模写１１Ｉ！ｌ １ｇ回路４０．
と制御側回路４０ｂとのＦＩＴの数の比をｌ：ｎにすれ
ば、電流比はｌ：ｎになる。
上述した回路においてセンサ回路３０の出力電圧■ａか
上昇すると、演算増幅器２の出力電圧が上昇し出力電流
１五が増加する。この結果、制御側回路４０ｂに流れる
電流が増加して、模写側回路４０．０ＦＦｔＴＱ＆のイ
ンピーダンスが下かり、模写電流か増加する。またこの
時、抵抗器３１とＦｌ！！ＴＱａの分圧比が変わって非
反転入力端子の電位か下かり、演算増幅器２０両入力端
の電圧差か減少する。そして、この両人端電圧差が０と
なるように出力電流ｉｉの値が、すなわち、伝送電流ｉ
（出力電流１！十回路電流ｉ２ ）の値が制御される。
上昇すると、演算増幅器２の出力電圧が上昇し出力電流
１五が増加する。この結果、制御側回路４０ｂに流れる
電流が増加して、模写側回路４０．０ＦＦｔＴＱ＆のイ
ンピーダンスが下かり、模写電流か増加する。またこの
時、抵抗器３１とＦｌ！！ＴＱａの分圧比が変わって非
反転入力端子の電位か下かり、演算増幅器２０両入力端
の電圧差か減少する。そして、この両人端電圧差が０と
なるように出力電流ｉｉの値が、すなわち、伝送電流ｉ
（出力電流１！十回路電流ｉ２ ）の値が制御される。
一方、電圧■ａが下降すれば、出力電流ｆ＋２／’減少
して模写電流が減少□し、非反転入力端子の電位か上昇
する。そして、上述した場合と同様に、演算増幅器２０
両入力端電圧走か０となるように伝送電流ｉか制御され
る。このように、第２図に示す回路においては、セ／す
回路３０の出力電圧ｖ１と伝送電流ｉとか対応する。
して模写電流が減少□し、非反転入力端子の電位か上昇
する。そして、上述した場合と同様に、演算増幅器２０
両入力端電圧走か０となるように伝送電流ｉか制御され
る。このように、第２図に示す回路においては、セ／す
回路３０の出力電圧ｖ１と伝送電流ｉとか対応する。
第３図はと−の実施例の要部の構成トポすブロン
゛り図である。図に示すようにこの実施例において
は第２図に示すカレントミラー回路４０（ただし、制御
側回路４０ｂのＦＥＴ数はｎ個）をｍ個並列に接続して
いる。また、この図に示すラインａが演ｊｎ幅器２の非
反転入力端子に接続され、ラインｂがコモン線Ｃに接続
される。
゛り図である。図に示すようにこの実施例において
は第２図に示すカレントミラー回路４０（ただし、制御
側回路４０ｂのＦＥＴ数はｎ個）をｍ個並列に接続して
いる。また、この図に示すラインａが演ｊｎ幅器２の非
反転入力端子に接続され、ラインｂがコモン線Ｃに接続
される。
この上うな構成によるこの実施例の動作は前述した回路
の場合と同様となるのでその説明を省略するρＳ、この
実施例における模写側と制御側の電流比はｍ （１：
ｎ ）すなわちｍ ： ｍ ｎとなる。
の場合と同様となるのでその説明を省略するρＳ、この
実施例における模写側と制御側の電流比はｍ （１：
ｎ ）すなわちｍ ： ｍ ｎとなる。
なお、この実施例における力Ｖントミラー回路は制御側
と模写側がともに複数（例えはｎ ＝１００、ｔｎ ＝
１００００ 程度）のＦＥＴ″′Ｃ構成されているの
で、個々のＦ］ｌ［ｉＴの構造公差、材料偏差、工程偏
流による電流比のバラツキが平均化されて結果的に除去
される。したがって、回路を集積化する際の素子（Ｆ］
！ｉＴ）の特性管理の困難性を解消し、標準的な集積技
術を用いて品質の高安定を得ることができる。
と模写側がともに複数（例えはｎ ＝１００、ｔｎ ＝
１００００ 程度）のＦＥＴ″′Ｃ構成されているの
で、個々のＦ］ｌ［ｉＴの構造公差、材料偏差、工程偏
流による電流比のバラツキが平均化されて結果的に除去
される。したがって、回路を集積化する際の素子（Ｆ］
！ｉＴ）の特性管理の困難性を解消し、標準的な集積技
術を用いて品質の高安定を得ることができる。
Ｕ４４図はこの発明の第２の実施例の基本的な構成を示
す回路図である。この図に示す回路は第２図に示す回路
のＦ １１８ Ｔ Ｑ、１）ｌ〜Ｑ、！＋４にスイッチ
素子としでＦ Ｋ Ｔ Ｑ、ｅ ｔ−Ｑ、６４を各々直
列に接続した回Ｆ’ｓである。なお、ＦＫＴＱ、ａｌ〜
Ｑ、６４で電流比選択回路４１が構成されている。図に
示すように、この回路においてはＦ Ｉ ＴＱｏｌ ％
−Ｑ、６４のうち何個をＯＮとするかによって、制御側
回路４０ｂに流れる電流と模写側回路４０．に流れる電
流との比が決定される。すなわち、センサ回路３０の出
力電圧レベル等に合わぜて電流比を任意に設定すること
かできる。
す回路図である。この図に示す回路は第２図に示す回路
のＦ １１８ Ｔ Ｑ、１）ｌ〜Ｑ、！＋４にスイッチ
素子としでＦ Ｋ Ｔ Ｑ、ｅ ｔ−Ｑ、６４を各々直
列に接続した回Ｆ’ｓである。なお、ＦＫＴＱ、ａｌ〜
Ｑ、６４で電流比選択回路４１が構成されている。図に
示すように、この回路においてはＦ Ｉ ＴＱｏｌ ％
−Ｑ、６４のうち何個をＯＮとするかによって、制御側
回路４０ｂに流れる電流と模写側回路４０．に流れる電
流との比が決定される。すなわち、センサ回路３０の出
力電圧レベル等に合わぜて電流比を任意に設定すること
かできる。
第５図はとの実施例の要部の構成を示すブロック図であ
る。図に示すようにこの実施例においては第４図に示す
カレントミラー回路４０（ただし、制御側回路４０ｂの
ＦＦ１Ｔ数はｎ個）と電流比選択回路４１とからなる組
合わせをｍ個並列に接続している。したかって、この実
施例においては電流比を（１：１）〜ｍ（１：ｎ）の間
で任意に設足することかできる。なお第１の実施例が有
する利点も合わせて有することは言うまでもない。
る。図に示すようにこの実施例においては第４図に示す
カレントミラー回路４０（ただし、制御側回路４０ｂの
ＦＦ１Ｔ数はｎ個）と電流比選択回路４１とからなる組
合わせをｍ個並列に接続している。したかって、この実
施例においては電流比を（１：１）〜ｍ（１：ｎ）の間
で任意に設足することかできる。なお第１の実施例が有
する利点も合わせて有することは言うまでもない。
第６図はこの発明の第３の実施例の基本的構成を示す回
路図である。なお、この図において第２図の各部と対応
する部分には同一の符号を付しその説明を省略する。
路図である。なお、この図において第２図の各部と対応
する部分には同一の符号を付しその説明を省略する。
この図において４５は可変抵抗器であり、一端かセンサ
回路３０の出力端子に接続され、他端が演算増幅器２の
非反転入力端子に接続され、また、摺動端子がＦＦ！Ｔ
４６のドレインに接続されている。このＦＥＴ４６のゲ
ートは演其増幅器２の出力端子に接続され、ソースか模
写側回路４０１１に接続されている。図に示すカレント
ミラー回路４０の模写電流比を１：ｎとすれば電流！＠
（＝ｊ３十ｉｎ ＋ ｉｓ 十ｉ６＋ ！ｙ ）の’／
／１１７Ｊ５１２８．流ｉ、として演ｎｍ幅器２にフィ
ードバックされるので、動作的には第２図に示す回路と
同様となる。
回路３０の出力端子に接続され、他端が演算増幅器２の
非反転入力端子に接続され、また、摺動端子がＦＦ！Ｔ
４６のドレインに接続されている。このＦＥＴ４６のゲ
ートは演其増幅器２の出力端子に接続され、ソースか模
写側回路４０１１に接続されている。図に示すカレント
ミラー回路４０の模写電流比を１：ｎとすれば電流！＠
（＝ｊ３十ｉｎ ＋ ｉｓ 十ｉ６＋ ！ｙ ）の’／
／１１７Ｊ５１２８．流ｉ、として演ｎｍ幅器２にフィ
ードバックされるので、動作的には第２図に示す回路と
同様となる。
次に、第７図はこの実施例の具体的構成を示す回路図で
ある。との図に示す回路は第６図に示すＦＥＴ４６をｒ
＋ｍ並列に接続してカレントドライブ回路Ａを栴成し
、ＦＦ１Ｔ３３をに個並列に接続してカレントドライブ
回路Ｂを１１４成しでいる。また、模写ａ＋回Ｍ４０ａ
、ｖｉｌｌａｌのＦＥＴで、制御側１ｕ略〃ｉｍ ｌ向
のＦＥＴで構成されている。なお、５゜は電流バッファ
用のトランジスタである。この回路において、例えばｉ
＝５０ 、 ｋ＝５００ 、 ｍ＝５０００ 、 ｎ＝
５００ （個）とすると、模写側回路４０ａは制御側回
路４０ｂに流れる電流Ｉ８の’／ｉｏｏの電流を１９と
してカレントドライブ回路Ａに伝える。そして、カレン
トドライブ回路Ａは模写側回路４０．と同じＦＥＴ数で
あるから、このカレントドライブ回路Ａには電流ｊｓ２
＋’そのまま流れ、すなわち、電流１８の／１００の値
の電流！９〃ｉ演舅増幅器２に負帰還される。したかっ
て、この実施例における模写電流１９の負帰還動作は前
述した、第１．第２の実施例の場合と同様とな１す る。また、カレントドライブ回路Ａは、前述した負帰還
動作の他に、模写側回路４０．０ドレイン−ソース間電
圧と制御側回路４０ｂのドレイン−カレントドライブ回
路ＡのＦＥＴ４６−１〜４６−１のゲート−ソース間電
圧はカレントドライブ回路ＢのＦＥＴ３３−１〜３３−
にのゲート−ソース間電圧を模写する。カレントドライ
ブ回路Ａのこのような機能は各回路の構成素子数、すな
わち、ｉ 、 ｋ 、 ｍ 、 ｎを適切に選ぶことに
より容易に達ｔられる。
ある。との図に示す回路は第６図に示すＦＥＴ４６をｒ
＋ｍ並列に接続してカレントドライブ回路Ａを栴成し
、ＦＦ１Ｔ３３をに個並列に接続してカレントドライブ
回路Ｂを１１４成しでいる。また、模写ａ＋回Ｍ４０ａ
、ｖｉｌｌａｌのＦＥＴで、制御側１ｕ略〃ｉｍ ｌ向
のＦＥＴで構成されている。なお、５゜は電流バッファ
用のトランジスタである。この回路において、例えばｉ
＝５０ 、 ｋ＝５００ 、 ｍ＝５０００ 、 ｎ＝
５００ （個）とすると、模写側回路４０ａは制御側回
路４０ｂに流れる電流Ｉ８の’／ｉｏｏの電流を１９と
してカレントドライブ回路Ａに伝える。そして、カレン
トドライブ回路Ａは模写側回路４０．と同じＦＥＴ数で
あるから、このカレントドライブ回路Ａには電流ｊｓ２
＋’そのまま流れ、すなわち、電流１８の／１００の値
の電流！９〃ｉ演舅増幅器２に負帰還される。したかっ
て、この実施例における模写電流１９の負帰還動作は前
述した、第１．第２の実施例の場合と同様とな１す る。また、カレントドライブ回路Ａは、前述した負帰還
動作の他に、模写側回路４０．０ドレイン−ソース間電
圧と制御側回路４０ｂのドレイン−カレントドライブ回
路ＡのＦＥＴ４６−１〜４６−１のゲート−ソース間電
圧はカレントドライブ回路ＢのＦＥＴ３３−１〜３３−
にのゲート−ソース間電圧を模写する。カレントドライ
ブ回路Ａのこのような機能は各回路の構成素子数、すな
わち、ｉ 、 ｋ 、 ｍ 、 ｎを適切に選ぶことに
より容易に達ｔられる。
このように、この実施例においては模写側回路４０ａと
制御側回路４０ｂのドレインソース間電圧を正確に等し
くすることができるので、カレントミラー回路４０の電
流模写比率を極めて商い精度で一定値に保持することか
できる。
制御側回路４０ｂのドレインソース間電圧を正確に等し
くすることができるので、カレントミラー回路４０の電
流模写比率を極めて商い精度で一定値に保持することか
できる。
以上説明したようにこの発明によれば、制御側と模写側
の電流比が信号増幅素子数の比となるカレントミラー回
路を複数並列に接続し、これらのカレントミラー回腎に
装置の全電流を供給し、かつ、全模写電流を伝送電流制
御用の演算増幅器に負帰還するようにしたので、帰還用
の高Ｆ’＃度の抵抗器を必蒙とｔず、また、接合部面積
の異なるトランジスタを用いる必要もない。したがって
、安価に製作することができ１、しかも、回路を集積化
する際に素子（ＦＥＴ等）の特性管理の困難性がなく標
準的な集積技術を用いて製品品質の高安定を得ることか
できる。
の電流比が信号増幅素子数の比となるカレントミラー回
路を複数並列に接続し、これらのカレントミラー回腎に
装置の全電流を供給し、かつ、全模写電流を伝送電流制
御用の演算増幅器に負帰還するようにしたので、帰還用
の高Ｆ’＃度の抵抗器を必蒙とｔず、また、接合部面積
の異なるトランジスタを用いる必要もない。したがって
、安価に製作することができ１、しかも、回路を集積化
する際に素子（ＦＥＴ等）の特性管理の困難性がなく標
準的な集積技術を用いて製品品質の高安定を得ることか
できる。
第１図は従来の２線式伝送器の一構成例を示すブロック
図、第２図はこの発明の詳細な説明するだめの回路図、
第３図は同実施例の要部の構成を示すブロック図、第４
図はこの発明の第２の実施例の基本的構成を示す回路図
、第５図は同実施例の要部の構成を示すブロック図、第
６図はこの発明の第３の実施例の基本的構成を示す回路
図、第７図は同実施例の具体的構成を示す回路図である
。 ２・・・＠Ｊｉ増幅器、３０・・・センサ回路、３３゜
３３−１〜３３−ｋ・・・ＦＥＴ （伝送電流制御部）
、４０・・・カレントミラー回路、４０ａ、４０ｍ−１
〜４０ａ−ｍ−・−模写側回路、４０ｂ 、 ４０ ｂ
−１−４０ｂ−ｍ−−−制御側回路、Ｑａ ａ ＊ Ｑ
ｂ ｔ 〜Ｑｓ ａｏｏ。 Ｆｌ！！Ｔ （信号増幅素子）。 代理人弁理士志賀正武、、 、 “、２゜
図、第２図はこの発明の詳細な説明するだめの回路図、
第３図は同実施例の要部の構成を示すブロック図、第４
図はこの発明の第２の実施例の基本的構成を示す回路図
、第５図は同実施例の要部の構成を示すブロック図、第
６図はこの発明の第３の実施例の基本的構成を示す回路
図、第７図は同実施例の具体的構成を示す回路図である
。 ２・・・＠Ｊｉ増幅器、３０・・・センサ回路、３３゜
３３−１〜３３−ｋ・・・ＦＥＴ （伝送電流制御部）
、４０・・・カレントミラー回路、４０ａ、４０ｍ−１
〜４０ａ−ｍ−・−模写側回路、４０ｂ 、 ４０ ｂ
−１−４０ｂ−ｍ−−−制御側回路、Ｑａ ａ ＊ Ｑ
ｂ ｔ 〜Ｑｓ ａｏｏ。 Ｆｌ！！Ｔ （信号増幅素子）。 代理人弁理士志賀正武、、 、 “、２゜
Claims (1)
- 模写側回路に流れる模写電流と制御側回路に流れる電流
との比が各々の回路を構成する信号Ｎ幅素子の数の比と
なるカレントミラー回路を複数並列に接続し、また、測
定すべき物理量に対応する信号を出力するセンサ回路と
、前記センサ回路の出力信号か供給される演算増幅器と
、前記演ｎ増幅器の出力信号に基づ１！受信側へ供給す
る伝送電流を制御する伝送−流制御部とを設け、前記各
制御側回路に装置の全電流を壇給し、との結釆得られる
前記各模写電流を前記演ｉ４壇幅器に負帰還するように
したことを特徴とする２線式伝送器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10098882A JPH0238992B2 (ja) | 1982-06-12 | 1982-06-12 | 2senshikidensoki |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10098882A JPH0238992B2 (ja) | 1982-06-12 | 1982-06-12 | 2senshikidensoki |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58219697A true JPS58219697A (ja) | 1983-12-21 |
| JPH0238992B2 JPH0238992B2 (ja) | 1990-09-03 |
Family
ID=14288692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10098882A Expired - Lifetime JPH0238992B2 (ja) | 1982-06-12 | 1982-06-12 | 2senshikidensoki |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0238992B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222400A (ja) * | 1982-06-18 | 1983-12-24 | 横河電機株式会社 | ２線式伝送器 |
-
1982
- 1982-06-12 JP JP10098882A patent/JPH0238992B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222400A (ja) * | 1982-06-18 | 1983-12-24 | 横河電機株式会社 | ２線式伝送器 |
| JPH0315798B2 (ja) * | 1982-06-18 | 1991-03-01 | Yokogawa Electric Corp |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0238992B2 (ja) | 1990-09-03 |
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