JPH0238992B2

JPH0238992B2 - 2senshikidensoki

Info

Publication number: JPH0238992B2
Application number: JP10098882A
Authority: JP
Inventors: Tadashi Azegami
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1982-06-12
Filing date: 1982-06-12
Publication date: 1990-09-03
Anticipated expiration: 2002-06-12
Also published as: JPS58219697A

Description

【発明の詳細な説明】この発明は圧力、温度等の物理量を検出する検
出器の出力信号を対応する電流に変換し、２線伝
送路を介して遠隔の受信部等へ伝送する２線式伝
送器に関する。

２線式伝送器は周知のように、検出器（セン
サ）の出力信号を対応する電流に変換した後、２
線伝送路に供給するものであり、伝送線が２本で
済むことから工業計測の分野で広く利用されてい
る。第１図は従来の２線式伝送器の一構成例を示
すブロツク図である。この図において１は圧力等
の物理量を検出して電気信号に変換するセンサ回
路であり、また、Ea，Ebは各々センサ１の出力
電圧を等価的に表わしている。この電圧Ea，Eb
は演算増幅器２の非反転、反転入力端子に抵抗器
１３，１４を各々介して印加されている。演算増
幅器２は両入力端に印加される電圧の差を増幅し
て出力電流制御用のトランジスタ３を駆動する。
８は定電流回路１９と定電圧ダイオード２０とか
ら構成されている定電圧回路であり、センサ１お
よび演算増幅器２に定電圧電源を供給している。
また、コモン線ｃと出力端子５との間に介挿され
た抵抗器９の一端が抵抗器１７を介して演算増幅
器２の反転入力端子に接続され、他端が抵抗器１
８を介して非反転入力端子に接続されている。す
なわち、抵抗器９の両端電圧が逆極性となつて演
算増幅器２の両入力端に印加（帰還）されるよう
になつている。一方、出力端子４，５には伝送線
l₁，l₂の一端が各々接続され、この伝送線l₁，l₂の
他端間に電源６と負荷抵抗７が直列に介挿されて
いる。なお、電源６と負荷抵抗７とが受信側に設
けられていることは周知の通りである。

上述した回路の動作は次の通りである。

電圧Eaが上昇すると演算増幅器２の出力電圧、
すなわち、トランジスタ３のベース電位が上昇
し、出力電流i₀が増加する。この結果、抵抗器９
の両端電圧が上昇し、この電圧が演算増幅器２の
両入力端に負帰還され、この両入力端の電圧差が
少なくなり、結果的に出力電流I₀の値が前記電圧
差を０とする値に制御される。一方、電圧Eaが
下降すると、出力電流i₀が減少して抵抗器９の両
端電圧が下降するので、出力電流i₀の値は前述し
た場合同様、演算増幅器２の両入力端の電圧差を
０とする値となる。このように、出力電流i₀はセ
ンサ１の出力信号に対応する値となる。

ところで、上述した従来の２線式伝送器におい
ては、入力抵抗器１３，１４および抵抗器１７，
１８の抵抗値により、帰還率とともに測定精度が
決定されるため、これらに高価な高精度の抵抗器
を用いねばならず製造コストの低減が達せられな
いという問題があつた。

また、上述した問題を解決する手段として数個
のトランジスタを用いてカレントミラー回路を構
成し、このカレントミラー回路に装置の全電流を
流して模写電流を負帰還するという２線式伝送器
（特開昭53−147258）が知られている。しかしな
がら、この２線式伝送器においてはカレントミラ
ー回路の模写側と制御側の電流比をトランジスタ
の電流増幅率比により設定するため接合部面積の
異なるトランジスタを用いなければならないとい
う不都合があつた。そして、このことは回路を集
積化する際のトランジスタの特性管理を極めて難
かしくするという問題を発生した。

この発明は上述した事情に鑑み、帰還用の高精
度の抵抗器を必要とせず、また、接合部面積の異
なるトランジスタ等を用いずに製作することがで
き、かつ、安価で品質安定度の高い２線式伝送器
を提供するもので、制御側と模写側の電流比が信
号増幅素子数の比となるカレントミラー回路を複
数並列に接続し、これらのカレントミラー回路に
装置の全電流を供給し、かつ、全模写電流を伝送
電流制御用の演算増幅器に負帰還するようにした
ものである。

以下図面を参照してこの発明の実施例について
説明する。

第２図はこの発明の第１の実施例の原理を説明
するための回路図である。なお、この図において
第１図と対応する部分には同一の符号を付しその
説明を省略する。

この図において３０は測定する物理量に対応す
る電圧Vaを出力するセンサ回路であり、この電
圧Vaは抵抗器３１を介して演算増幅器２の非反
転入力端子に供給される。３２は可変抵抗器であ
り、演算増幅器２の反転入力端子に定電圧回路８
の出力電圧を分圧して供給している。演算増幅器
２は両入力端子に印加される電圧差を増幅し、こ
の結果得られる出力信号によりFET（電界効果ト
ランジスタ）２３を駆動する。４０は同一特性の
FETQ_a，Q_b1〜Q_b4から成るカレントミラー回路
であり、４０ａはその模写側回路、４０ｂは制御
側回路である。この場合、制御側回路４０ｂを構
成するFETQ_b1〜Q_b4は各々のゲートとドレイン
が共通接続されてコモン線ｃに接続されており、
模写側回路４０ａを構成するFETQ_aはドレイン
が演算増幅器２の非反転入力端子に、ゲートがコ
モン線ｃに各々接続されている。また、FETQ_a，
Q_b1〜Q_b4の各々のソースが出力端子５に接続さ
れている。このような構成によればFETQ_a，Q_b1
〜Q_b4のゲート電圧が共通になるから、制御側回
路４０ｂを流れる電流（装置の全電流）の1/4が
模写側回路４０ａに流れる。すなわち、制御側回
路４０ｂと模写側回路４０ａに流れる電流の比が
各々の回路を構成するFET（信号増幅素子）の数
の比となる。したがつて、模写側回路４０ａと制
御側回路４０ｂとのFETの数の比を１：ｎにす
れば、電流比は１：ｎになる。

上述した回路においてセンサ回路３０の出力電
圧Vaが上昇すると、演算増幅器２の出力電圧が
上昇し出力電流i₁が増加する。この結果、制御側
回路４０ａに流れる電流が増加して、模写側回路
４０ａのFETQ_aのインピーダンスが下がり、模
写電流が増加する。またこの時、抵抗器３１と
FETQ_aの分圧比が変わつて非反転入力端子の電
位が下がり、演算増幅器２の両入力端の電圧差が
減少する。そして、この両入端電圧差が０となる
ように出力電流i₁の値が、すなわち、伝送電流ｉ
（出力電流i₁＋回路電流i₂）の値が制御される。一
方、電圧Vaが下降すれば、出力電流i₁が減少し
て模写電流が減少し、非反転入力端子の電位が上
昇する。そして、上述した場合と同様に、演算増
幅器２の両入力端電圧差が０となるように伝送電
流ｉが制御される。このように、第２図に示す回
路においては、センサ回路３０の出力電圧Vaと
伝送電流ｉとが対応する。

第３図はこの実施例の要部の構成を示すブロツ
ク図である。図に示すようにこの実施例において
は第２図に示すカレントミラー回路４０（ただ
し、制御側回路４０ｂのFET数はｎ個）をｍ個
並列に接続している。また、この図に示すライン
ａが演算増幅器２の非反転入力端子に接続され、
ラインｂがコモン線ｃに接続される。

このような構成によるこの実施例の動作は前述
した回路の場合と同様となるのでその説明を省略
するが、この実施例における模写側と制御側の電
流比はｍ（１：ｎ）すなわちｍ：mnとなる。

なお、この実施例におけるカレントミラー回路
は制御側と模写側がともに複数（例えばｎ＝100，
ｍ＝10000程度）のFETで構成されているので、
個々のFETの構造公差、材料偏差、工程偏差に
よる電流比のバラツキが平均化されて結果的に除
去される。したがつて、回路を集積化する際の素
子（FET）特性管理の因難性を解消し、標準的
な集積技術を用いて品質の高安定を得ることがで
きる。

第４図はこの発明の第２の実施例の基本的な構
成を示す回路図である。この図に示す回路は第２
図に示す回路のFETQ_b1〜Q_b4にスイツチ素子と
してFETQ_c1〜Q_c4を各々直列に接続した回路で
ある。なお、FETQ_c1〜Q_c4で電流比選択回路４
１が構成されている。図に示すように、この回路
においてはFETQ_c1〜Q_c4のうち何個をONとする
かによつて、制御側回路４０ｂに流れる電流と模
写側回路４０ａに流れる電流との比が決定され
る。すなわち、センサ回路３０の出力電圧レベル
等に合わせて電流比を任意に設定することができ
る。

第５図はこの実施例の要部の構成を示すブロツ
ク図である。図に示すようにこの実施例において
は第４図に示すカレントミラー回路４０（ただ
し、制御側回路４０ｂのFET数はｎ個）と電流
比選択回路４１とからなる組合わせをｍ個並列に
接続している。したがつて、この実施例において
は電流比を（１：１）〜ｍ（１：ｎ）の間で任意
に設定することができる。なお第１の実施例が有
する利点も合わせて有することは言うまでもな
い。

第６図はこの発明の第３の実施例の基本的構成
を示す回路図である。なお、この図において第２
図の各部と対応する部分には同一の符号を付しそ
の説明を省略する。

この図において４５は可変抵抗器であり、一端
がセンサ回路３０の出力端子に接続され、他端が
演算増幅器２の非反転入力端子に接続され、ま
た、摺動端子がFET４６のドレインに接続され
ている。このFET４６のゲートは演算増幅器２
の出力端子に接続され、ソースが模写側回路４０
ａに接続されている。図に示すカレントミラー回
路４０の模写電流比を１：ｎとすれば電流i₈（＝i₃
＋i₄＋i₅＋i₆＋i₇）の１／ｎが電流i₉として演算増
幅器２にフイードバツクされるので、動作的には
第２図に示す回路と同様となる。

次に、第７図はこの実施例の具体的構成を示す
回路図である。この図に示す回路は第６図に示す
FET４６をｉ個並列に接続してカレントドライ
ブ回路Ａを構成し、FET３３をｋ個並列に接続
してカレントドライブ回路Ｂを構成している。ま
た、模写側回路４０ａがｎ個のFETで、制御側
回路がｍ個のFETで構成されている。なお、５
０は電流バツフア用のトランジスタである。この
回路において、例えばｉ＝50，ｋ＝500，ｍ＝
5000，ｎ＝500（個）とすると、模写側回路４０ａ
は制御側回路４０ａに流れる電流i₈の1/100の電
流をi₉としてカレントドライブ回路Ａに伝える。
そして、カレントドライブ回路Ａは模写側回路４
０ａと同じFET数であるから、このカレントド
ライブ回路Ａには電流i₉がそのまま流れ、すなわ
ち、電流i₈の1/100の値の電流i₉が演算増幅器２に
負帰還される。したがつて、この実施例における
模写電流i₉の負帰還動作は前述した、第１，第２
の実施例の場合と同様となる。また、カレントド
ライブ回路Ａは、前述した負帰還動作の他の、模
写側回路４０ａのドレイン−ソース間電圧と制御
側回路４０ｂのドレイン−ソース間電圧を等しく
する動作を行う。すなわち、カレントドライブ回
路ＡのFET４６−１〜４６−ｉのゲート−ソー
ス間電圧はカレントドライブ回路ＢのFET３３
−１〜３３−ｋのゲート−ソース間電圧を模写す
る。カレントドライブ回路Ａのこのような機能は
各回路の構成素子数、すなわち、ｉ，ｋ，ｍ，ｎ
を適切に選ぶことにより容易に達せられる。

このように、この実施例においては模写側回路
４０ａと制御側回路４０ｂのドレインソース間電
圧を正確に等しくすることができるので、カレン
トミラー回路４０の電流模写比率を極めて高い精
度で一定値に保持することができる。

以上説明したようにこの発明によれば、制御側
と模写側の電流比が信号増幅素子数の比となるカ
レントミラー回路を複数並列に接続し、これらの
カレントミラー回路に装置の全電流を供給し、か
つ、全模写電流を伝送電流制御用の演算増幅器に
負帰還するようにしたので、帰還用の高精度の低
抗器を必要とせず、また、接合部面積の異なるト
ランジスタを用いる必要もない。したがつて、安
価に製作することができ、しかも、回路を集積化
する際に素子（FET等）の特性管理の困難性が
なく標準的な集積技術を用いて製品品質の高安定
を得ることができる。

【図面の簡単な説明】

第１図は従来の２線式伝送器の一構成例を示す
ブロツク図、第２図はこの発明の原理を説明する
ための回路図、第３図は同実施例の要部の構成を
示すブロツク図、第４図はこの発明の第２の実施
例の基本的構成を示す回路図、第５図は同実施例
の要部の構成を示すブロツク図、第６図はこの発
明の第３の実施例の基本的構成を示す回路図、第
７図は同実施例の具体的構成を示す回路図であ
る。２……演算増幅器、３０……センサ回路、３
３，３３−１〜３３−ｋ……FET（伝送電流制御
部）、４０……カレントミラー回路、４０ａ，４
０ａ−１〜４０ａ−ｍ……模写側回路、４０ｂ，
４０ｂ−１〜４０ｂ−ｍ……制御側回路、Q_a，
Q_b1〜Q_b4……FET（信号増幅素子）。

Claims

【特許請求の範囲】

１模写側回路に流れる模写電流と制御側回路に
流れる電流との比が各々の回路を構成する信号増
幅素子の数の比となるカレントミラー回路を複数
並列に接続し、また、測定すべき物理量に対応す
る信号を出力するセンサ回路と、前記センサ回路
の出力信号が供給される演算増幅器と、前記演算
増幅器の出力信号に基づき受信側へ供給する伝送
電流を制御する伝送電流制御部とを設け、前記各
制御側回路に装置の全電流を供給し、この結果得
られる前記各模写電流を前記演算増幅器に負帰還
するようにしたことを特徴とする２線式伝送器。