JPS5821366A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5821366A JPS5821366A JP56119770A JP11977081A JPS5821366A JP S5821366 A JPS5821366 A JP S5821366A JP 56119770 A JP56119770 A JP 56119770A JP 11977081 A JP11977081 A JP 11977081A JP S5821366 A JPS5821366 A JP S5821366A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0244—I2L structures integrated in combination with analog structures
Landscapes
- Engineering & Computer Science (AREA)
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置Ｋ関する＠Ｉ”Ｌは素子間
分離が不要なＱで集積度が高く、大規模集積回路への応
用に適している。更にＩ”Ｌ （Ｉｎｔ＊ｇｒａｔ＠ｄ
Ｉ＠ｊ＠５ｔｌｅｓ Ｌ＠ｇｌｅ）はバイポーラ技術
によって形成されるので、他の／４イボーツ回路との共
存が容易でＴｏす、アナログ、デジタル回路を混載した
多機能集積回路を夾現できる手段として脚光を浴びて−
る・ どζろでとのＩＬと高周波トランジスタ、高耐圧トラン
ジスタとを同一チツｆＫ形成できれば、ＩＬからなる高
集積度ロジックと、高周波トランジスタからなるＥＣＬ
（１ｍｉｔｔ・ｒＣ・−ｐｔ・櫨Ｌｏｇｉ＠）ｗＡ路
のような最高速のデジタル回路と、例えば高耐圧を要す
る出力ドライバ回路とを全て同一チップ上に形成できる
Ｏできわめて多機能の集積回路機成が可能となるり バイポーラ技術を用いて上記のような多機能集積回路を
最も簡単に形成するためＫは、ＩＬ、 −高周波トラ
ンジスタ及び高耐圧トランジスタのペース領域を同一不
純物拡散工程により形成し、更ＫＩＬのコレクタと高周
波トランジスタのニオツタ及び高耐圧トランジスタのエ
ミッタを同一不純物拡散工程により形成すればよい。し
かしながらこのような方法では三種のトランジスタの性
能を各々最適なものにすることはできない。夏ＬＫ於い
ては工ｔ、夕とコレクタとが通常のＮＰＮバイポーラト
ランジスタとは逆に構成されている。このような逆方向
動作では電流増幅率が通常極めて小さいものになってし
まい、Ｉ”Ｌのファンアウト許容度を非常に小さいもＯ
Ｋしてしまう。とりわけ高耐圧トランジスタで祉工ｔツ
ターコレクタ耐圧ｎｖｃＩｃｏを大きく保つためＫは電
流増幅率を大きくしすぎないことが重要であるが・、上
述のような方法により高耐圧トランジスタを形成すれば
逆方向動作のＩＬの電流増幅率を小さくしてしまう。
分離が不要なＱで集積度が高く、大規模集積回路への応
用に適している。更にＩ”Ｌ （Ｉｎｔ＊ｇｒａｔ＠ｄ
Ｉ＠ｊ＠５ｔｌｅｓ Ｌ＠ｇｌｅ）はバイポーラ技術
によって形成されるので、他の／４イボーツ回路との共
存が容易でＴｏす、アナログ、デジタル回路を混載した
多機能集積回路を夾現できる手段として脚光を浴びて−
る・ どζろでとのＩＬと高周波トランジスタ、高耐圧トラン
ジスタとを同一チツｆＫ形成できれば、ＩＬからなる高
集積度ロジックと、高周波トランジスタからなるＥＣＬ
（１ｍｉｔｔ・ｒＣ・−ｐｔ・櫨Ｌｏｇｉ＠）ｗＡ路
のような最高速のデジタル回路と、例えば高耐圧を要す
る出力ドライバ回路とを全て同一チップ上に形成できる
Ｏできわめて多機能の集積回路機成が可能となるり バイポーラ技術を用いて上記のような多機能集積回路を
最も簡単に形成するためＫは、ＩＬ、 −高周波トラ
ンジスタ及び高耐圧トランジスタのペース領域を同一不
純物拡散工程により形成し、更ＫＩＬのコレクタと高周
波トランジスタのニオツタ及び高耐圧トランジスタのエ
ミッタを同一不純物拡散工程により形成すればよい。し
かしながらこのような方法では三種のトランジスタの性
能を各々最適なものにすることはできない。夏ＬＫ於い
ては工ｔ、夕とコレクタとが通常のＮＰＮバイポーラト
ランジスタとは逆に構成されている。このような逆方向
動作では電流増幅率が通常極めて小さいものになってし
まい、Ｉ”Ｌのファンアウト許容度を非常に小さいもＯ
Ｋしてしまう。とりわけ高耐圧トランジスタで祉工ｔツ
ターコレクタ耐圧ｎｖｃＩｃｏを大きく保つためＫは電
流増幅率を大きくしすぎないことが重要であるが・、上
述のような方法により高耐圧トランジスタを形成すれば
逆方向動作のＩＬの電流増幅率を小さくしてしまう。
ところで上記三種の各トランジスタの特性を最適化する
ために、二種のペース拡散工程を用いることは有効であ
る０例えばＩＥＤＭ ｔ＠・ｈｎｌｃａｌｄ１ｇ＠ｓｔ
、１９７９．Ｐ３２ ｇ〜３３１ Ｋ開示されているよ
うな構造によれば高い電流増幅率のＩＬと高周波トラン
ジスタとの共存が可能であるが、この高周波トランジス
タのエミッターコレクタ耐圧Ｂｖｃ、。を大きくすると
いう点では必ずしも最適構造とはいえない０高周波トラ
ンジスタに於いては遮断周波数ｆｔを向上させるために
活性ペース層は表面から内部にむかりて濃度の低下する
プロファイルを有する・従ってその電流増幅率はペース
及びエミッタ拡散層の不純物＃１度グロファイルのわず
かな・櫂うッキによって大きく変動し易い。結果的に比
較的大きな電流増幅率のトランジスタが形成されるとと
も、量産バラツキを考慮すると不可避である。ところで
トランジスタのエミッターコレクタ耐圧Ｂｖｃ、ｏはペ
ース−コレクタ耐圧ＢＹＣＩＯと電流増幅率βとを用い
て次のように表わされることが知られている。
ために、二種のペース拡散工程を用いることは有効であ
る０例えばＩＥＤＭ ｔ＠・ｈｎｌｃａｌｄ１ｇ＠ｓｔ
、１９７９．Ｐ３２ ｇ〜３３１ Ｋ開示されているよ
うな構造によれば高い電流増幅率のＩＬと高周波トラン
ジスタとの共存が可能であるが、この高周波トランジス
タのエミッターコレクタ耐圧Ｂｖｃ、。を大きくすると
いう点では必ずしも最適構造とはいえない０高周波トラ
ンジスタに於いては遮断周波数ｆｔを向上させるために
活性ペース層は表面から内部にむかりて濃度の低下する
プロファイルを有する・従ってその電流増幅率はペース
及びエミッタ拡散層の不純物＃１度グロファイルのわず
かな・櫂うッキによって大きく変動し易い。結果的に比
較的大きな電流増幅率のトランジスタが形成されるとと
も、量産バラツキを考慮すると不可避である。ところで
トランジスタのエミッターコレクタ耐圧Ｂｖｃ、ｏはペ
ース−コレクタ耐圧ＢＹＣＩＯと電流増幅率βとを用い
て次のように表わされることが知られている。
上記式は電流増幅率が増せばトランジスタの工電ツター
コレタタ耐圧が低下す為ことを示して−る・従って高耐
圧トランジスタにとりては高い電流増幅率が現われ易い
構造は好ｔしくない。
コレタタ耐圧が低下す為ことを示して−る・従って高耐
圧トランジスタにとりては高い電流増幅率が現われ易い
構造は好ｔしくない。
更に高周波トランジスタはペース幅が薄いえめΔンテス
ＡＥＥが低く高耐圧トランジスタとして用いるには適蟲
でない・従りて上記方法によって最適特性を有す為ＩＬ
と高周波トランジスタと高耐圧）２ンジスタとを共存さ
せることは難しい。
ＡＥＥが低く高耐圧トランジスタとして用いるには適蟲
でない・従りて上記方法によって最適特性を有す為ＩＬ
と高周波トランジスタと高耐圧）２ンジスタとを共存さ
せることは難しい。
以上０ＩＩＬを考慮すれば、各々最大＠Ｏ性能を有す為
Ｘ−と高周波トランジスタと高耐圧トラｙｆＡりとを岡
−チ、デ上に集積して形威すｂ鳩舎には三種の異なる活
性ペース構造を必要と、 する、しかしながら、その方
法は工程数の増大を招く不部会がｓＩゐ・更に三種のト
ランジスタをｄランスよく形威す為ためＫは、全てのト
ラｙｙｘｐのペース構造が異なっているというしとは必
ずしも好★しく＆％Ａ・ 本発明は上記点に僑みなされえも０゛で、会異な為不純
物ｆｖｓｙアイルな有する活性ペース層から形成された
第１とｇ意のトランジスタと、第１と第３０トランジス
タＯｗＩ性ペース層Ｏ不純物ｆ口ファイルを重ね会わせ
た不゛鈍物ｆａファイルを有する活性ペース層から形成
され九第３０）ツンジスタとから半導体集験閤路装置を
形成するしとによって、舎三種のトランジスタの＊ｍが
最適化された牛導体集積−路装置を蝿供するヒとを目的
とする・ を九上記のように各＝１１０トツｙｙスタを構成すると
とＫよ勧、異なる機能を有す為三種Ｏトランジスタを同
一チッｆＪ：に共存させるＬとが可能となる・ 第１０）ツンジスタがＩ”Ｌ Ｉ第！Ｏトツンゾスタが
轟馬歓、トツンｙＸり、ＩＥｌｏ）ツンジスタが高耐圧
トランジスタＯ場舎には、ＩＬＯ添性ペース層は論変が
低く１り拡散Ｏ欅さが諏〈なゐように形成でき、高ｊＨ
１ｌ）ランジス声の活性ペース層は表１ｉｉｓ＋ｖｃが
高く且つ拡散の深さが洩＜ｅｂように形成で自１．更に
高耐圧トツンＶスタの活性ベース層はＩ２Ｌと高周波）
ツンジスタ０＠ｔペース層の不純物プロファイルの和に
対応した不純物プロファイルを有するように形成できる
。従ってＩ”ＬＯｔ１ｍ増幅率及び為周波トランジスタ
の纏断周波数を高くシ、更に高耐圧トランジスタの／臂
ンチスルー電圧、工ｔ、ターコレクタ耐圧ＢｖｃＭｏを
適正に保つことができる・ 以下、図面を参照して本発明の実施例を詳細に説明する
・第１図は本発明に係る半導体集積回路装置の断面図で
ある。Ｐ型シリコン基板１０上にＮ”ｍｌｋ不純物鈍物
層１１ｓ１４・１６を形成し、更にその上にＮ型エピタ
キシャル層を形成する・こＯＮｍエピタキシャル層上に
８１０２層１ｒを形成した彼、選択的にエツチングして
シリコン基ｆｌｌＤＫＢするｐ＋ ｍ拡散層１． ｊを
形成し、島状の嬉ｌ牛導体−域ｊｏ、第２中導体領域２
１と第３半導体領域ｘ４とを設ける〇なお第１半導体領
域ｇｏにはＩ”Ｌ 、 ＄１２半導体領域１１には高周
波トランジスタ、第３中導体領域ｊ４には高耐圧トラン
ジスタが設けられる。
Ｘ−と高周波トランジスタと高耐圧トラｙｆＡりとを岡
−チ、デ上に集積して形威すｂ鳩舎には三種の異なる活
性ペース構造を必要と、 する、しかしながら、その方
法は工程数の増大を招く不部会がｓＩゐ・更に三種のト
ランジスタをｄランスよく形威す為ためＫは、全てのト
ラｙｙｘｐのペース構造が異なっているというしとは必
ずしも好★しく＆％Ａ・ 本発明は上記点に僑みなされえも０゛で、会異な為不純
物ｆｖｓｙアイルな有する活性ペース層から形成された
第１とｇ意のトランジスタと、第１と第３０トランジス
タＯｗＩ性ペース層Ｏ不純物ｆ口ファイルを重ね会わせ
た不゛鈍物ｆａファイルを有する活性ペース層から形成
され九第３０）ツンジスタとから半導体集験閤路装置を
形成するしとによって、舎三種のトランジスタの＊ｍが
最適化された牛導体集積−路装置を蝿供するヒとを目的
とする・ を九上記のように各＝１１０トツｙｙスタを構成すると
とＫよ勧、異なる機能を有す為三種Ｏトランジスタを同
一チッｆＪ：に共存させるＬとが可能となる・ 第１０）ツンジスタがＩ”Ｌ Ｉ第！Ｏトツンゾスタが
轟馬歓、トツンｙＸり、ＩＥｌｏ）ツンジスタが高耐圧
トランジスタＯ場舎には、ＩＬＯ添性ペース層は論変が
低く１り拡散Ｏ欅さが諏〈なゐように形成でき、高ｊＨ
１ｌ）ランジス声の活性ペース層は表１ｉｉｓ＋ｖｃが
高く且つ拡散の深さが洩＜ｅｂように形成で自１．更に
高耐圧トツンＶスタの活性ベース層はＩ２Ｌと高周波）
ツンジスタ０＠ｔペース層の不純物プロファイルの和に
対応した不純物プロファイルを有するように形成できる
。従ってＩ”ＬＯｔ１ｍ増幅率及び為周波トランジスタ
の纏断周波数を高くシ、更に高耐圧トランジスタの／臂
ンチスルー電圧、工ｔ、ターコレクタ耐圧ＢｖｃＭｏを
適正に保つことができる・ 以下、図面を参照して本発明の実施例を詳細に説明する
・第１図は本発明に係る半導体集積回路装置の断面図で
ある。Ｐ型シリコン基板１０上にＮ”ｍｌｋ不純物鈍物
層１１ｓ１４・１６を形成し、更にその上にＮ型エピタ
キシャル層を形成する・こＯＮｍエピタキシャル層上に
８１０２層１ｒを形成した彼、選択的にエツチングして
シリコン基ｆｌｌＤＫＢするｐ＋ ｍ拡散層１． ｊを
形成し、島状の嬉ｌ牛導体−域ｊｏ、第２中導体領域２
１と第３半導体領域ｘ４とを設ける〇なお第１半導体領
域ｇｏにはＩ”Ｌ 、 ＄１２半導体領域１１には高周
波トランジスタ、第３中導体領域ｊ４には高耐圧トラン
ジスタが設けられる。
次に＠１１中導領域ｊ＃ｊｌ（Ｉ”ＬＯＮ＋瀝力２−２
６、第２牛導体領域１１の高周波トランジスタのコレタ
タミ極取抄出しｍに深い１層２１、第３牛導体領域１４
Ｃ）高耐圧トランジスタのコレクタ電極取り出し部に深
いＮ＋層Ｊ０を形成する。その後？ロンを高エネルギー
イオンインプランテーション、により選択的に打込み、
第１半導体領域ｊ＃ＫＩ”ＬＯＰ−１１ｆｉ性ペ一ス層
ｓ１を、第３牛導体領域２４に高耐圧トランジスタＯＦ
−型活性ペース層１４を同時に形成する＠１”ＬＯＰ−
型活性ベース層１１は第２図０７’Ｅ１７．イルａ、で
示される不純物分布を有する・即ち第１半導体領域１−
の表面から約Ｏ０Ｓμの深さに不純物分布Ｏ♂−夕を有
する・また高耐圧トランジスタのＰ−皺活性ペース層ｊ
４は嬉４図のｆａファ仁１ｍで示される不純物分布を有
する・との不純物プロファイルａ―はＩ”ＬのＰ−３１
１活性ペ一ス層１１の不純物ｆロアアイルａ１と同じで
ある・ 次に更にＮｃ１ンをイオンイン！ランテーシ璽ンにより
選択的に打込み、第１半導体領域２０にＩ”ＬのＰＷ１
外部ペース領域１６とＰ型インジェタタ領域Ｊ８を、第
２半導体領域ｘｚＫ高周波トランジスタのＰ型活性ベー
ス層４０を、第３半導体領域２４に高耐圧トランジスタ
ＯＰ製活性ペース層４１を同時に形成する・高周波トラ
ンジスタのＰ型活性ベース層４０ＦｉｌｌＩ３図のテロ
ファイルｂ１で示される不純物分布を有す為・即ち第２
牛導体領域の表面近傍に不純物分布の一一タを有し、前
述のプロファイルａ１ 。
６、第２牛導体領域１１の高周波トランジスタのコレタ
タミ極取抄出しｍに深い１層２１、第３牛導体領域１４
Ｃ）高耐圧トランジスタのコレクタ電極取り出し部に深
いＮ＋層Ｊ０を形成する。その後？ロンを高エネルギー
イオンインプランテーション、により選択的に打込み、
第１半導体領域ｊ＃ＫＩ”ＬＯＰ−１１ｆｉ性ペ一ス層
ｓ１を、第３牛導体領域２４に高耐圧トランジスタＯＦ
−型活性ペース層１４を同時に形成する＠１”ＬＯＰ−
型活性ベース層１１は第２図０７’Ｅ１７．イルａ、で
示される不純物分布を有する・即ち第１半導体領域１−
の表面から約Ｏ０Ｓμの深さに不純物分布Ｏ♂−夕を有
する・また高耐圧トランジスタのＰ−皺活性ペース層ｊ
４は嬉４図のｆａファ仁１ｍで示される不純物分布を有
する・との不純物プロファイルａ―はＩ”ＬのＰ−３１
１活性ペ一ス層１１の不純物ｆロアアイルａ１と同じで
ある・ 次に更にＮｃ１ンをイオンイン！ランテーシ璽ンにより
選択的に打込み、第１半導体領域２０にＩ”ＬのＰＷ１
外部ペース領域１６とＰ型インジェタタ領域Ｊ８を、第
２半導体領域ｘｚＫ高周波トランジスタのＰ型活性ベー
ス層４０を、第３半導体領域２４に高耐圧トランジスタ
ＯＰ製活性ペース層４１を同時に形成する・高周波トラ
ンジスタのＰ型活性ベース層４０ＦｉｌｌＩ３図のテロ
ファイルｂ１で示される不純物分布を有す為・即ち第２
牛導体領域の表面近傍に不純物分布の一一タを有し、前
述のプロファイルａ１ 。
ａ３より深く形成されている。また高耐圧トランジスタ
のＰＷ活性ペース層４２は第４図のプロファイルｂ、で
示される不純物分布を有する口この不純物プロ７アイＡ
ｌｌは高周波トランシスＩのＰＷ活性ペース層４０の不
純物プロファイルｂ１と同じである・従って高耐圧トラ
ンジスタの活性ペース領域はＰ−減の活性ベース層１４
とＰ型の活性ベース層４ｊによって構成され、第４図の
プロファイルＣで示される不純物分布を有する。即ちこ
Ｏ不純物ｆ ａ ７γイルＣはプロファイルａ１とｆロ
ツァイルｂ■Ｏ和で示される。
のＰＷ活性ペース層４２は第４図のプロファイルｂ、で
示される不純物分布を有する口この不純物プロ７アイＡ
ｌｌは高周波トランシスＩのＰＷ活性ペース層４０の不
純物プロファイルｂ１と同じである・従って高耐圧トラ
ンジスタの活性ペース領域はＰ−減の活性ベース層１４
とＰ型の活性ベース層４ｊによって構成され、第４図の
プロファイルＣで示される不純物分布を有する。即ちこ
Ｏ不純物ｆ ａ ７γイルＣはプロファイルａ１とｆロ
ツァイルｂ■Ｏ和で示される。
次に第１中導体領域ｚｅＫ＊”ｔｏｔ証コレタタ領域４
４を、第２中導体領域ｆｆ１ｊＫ高岡峡トランジスタＯ
Ｎ＋型工さツタ領域４−を、第３牛導体領域ｊＪＫ高耐
圧トランジスタＯＮ”ｌｉ工々ツタ領域４１を同時に形
成する・上記Ｎ＋瀝コレクタ領域４４．Ｎ＋製エミッタ
領域４−及びＮ＋−エイ、り領域４＃は各々第２Ｉｈ１
ｉ１１４図Ｏｆｍファイルａ、 、ａ、 ｓｄｓで示さ
れ為不純物分布を有する・そ０後１１０！層ＩＦを選択
的に開孔し、Ｉ”ＬＯインジェタタ電極５０．ペース電
極Ｓｊとコレタり電極５４．高周波トランジスタの３レ
タタ電極５１５、ペース電極５ｇとエミッタ電極σ０及
び高耐圧トランジスタのコレタタミ極１２．ペース電極
６４とエミッタ電極Ｃ＃とを形成する・上記実施ガによ
り、第１半導体領域１０に形成されたＩＬは４０〜６０
０非常に高ｉ上方向電流増幅率へ、を、第２牛導体領域
２２に形成畜れた高周波トランジスタは８０〜２００の
高い電流増幅車馬と３〜５ ＧＨｚの高い纏断周波数ｌ
！を、更に第３牟導体領域に形成された高耐圧トランジ
スタは５０〜１００の電流増幅率β−１３０ｖの工ｔｙ
ターコレクタ耐圧と５０ｖのべ一スーコレタタ耐圧とを
示した。
４を、第２中導体領域ｆｆ１ｊＫ高岡峡トランジスタＯ
Ｎ＋型工さツタ領域４−を、第３牛導体領域ｊＪＫ高耐
圧トランジスタＯＮ”ｌｉ工々ツタ領域４１を同時に形
成する・上記Ｎ＋瀝コレクタ領域４４．Ｎ＋製エミッタ
領域４−及びＮ＋−エイ、り領域４＃は各々第２Ｉｈ１
ｉ１１４図Ｏｆｍファイルａ、 、ａ、 ｓｄｓで示さ
れ為不純物分布を有する・そ０後１１０！層ＩＦを選択
的に開孔し、Ｉ”ＬＯインジェタタ電極５０．ペース電
極Ｓｊとコレタり電極５４．高周波トランジスタの３レ
タタ電極５１５、ペース電極５ｇとエミッタ電極σ０及
び高耐圧トランジスタのコレタタミ極１２．ペース電極
６４とエミッタ電極Ｃ＃とを形成する・上記実施ガによ
り、第１半導体領域１０に形成されたＩＬは４０〜６０
０非常に高ｉ上方向電流増幅率へ、を、第２牛導体領域
２２に形成畜れた高周波トランジスタは８０〜２００の
高い電流増幅車馬と３〜５ ＧＨｚの高い纏断周波数ｌ
！を、更に第３牟導体領域に形成された高耐圧トランジ
スタは５０〜１００の電流増幅率β−１３０ｖの工ｔｙ
ターコレクタ耐圧と５０ｖのべ一スーコレタタ耐圧とを
示した。
上記実施例を更に改良するために、第５図に示すように
第３半導体領域１４に形成される高耐圧トランジスタの
ペース領域外部周辺に深いペース層−１を設けれげトラ
ンジスタの耐圧とりわけペースーコレタタ耐圧ＢＶＣＩ
Ｏを向上できる・この深いベース層６ａの表面からの深
さは１．２７１である。この結果ペースーコレタタ耐圧
１１ｖｃｍｏは７０ＶＫ向上した。ガお第５図の中導体
集積回路装置は第１図の牛導体集積回路装置と略構成が
同じであるので同一符号を付し、詳しい説明は省略する
。
第３半導体領域１４に形成される高耐圧トランジスタの
ペース領域外部周辺に深いペース層−１を設けれげトラ
ンジスタの耐圧とりわけペースーコレタタ耐圧ＢＶＣＩ
Ｏを向上できる・この深いベース層６ａの表面からの深
さは１．２７１である。この結果ペースーコレタタ耐圧
１１ｖｃｍｏは７０ＶＫ向上した。ガお第５図の中導体
集積回路装置は第１図の牛導体集積回路装置と略構成が
同じであるので同一符号を付し、詳しい説明は省略する
。
本発明は上記実施例に限られるものではない。
本発明の趣旨を逸脱しない範囲で種々羨形が可能である
。例えば上述の実施例では−［Ｋ形成され九Ｎｆｊｌエ
ピタキシャル層をＰ＋−拡散層１＃により第１．第２．
第３中導体領域ｘｔｔ、ｚｚ。
。例えば上述の実施例では−［Ｋ形成され九Ｎｆｊｌエ
ピタキシャル層をＰ＋−拡散層１＃により第１．第２．
第３中導体領域ｘｔｔ、ｚｚ。
ｆ４に分離して三種のトランジスタを形成し九が、二縦
のエピタキシャル成長ニーにより形成してもよい、この
方法を使用すればＩＬ及び高周波トランジスタが形成さ
れる第１．第２牛導体領域ｇｏ、ｚｚの厚さを、高耐圧
トランジスタが形成される第３半導体領域１４ｔ）厚さ
より薄くするヒとができるのでＩＬ及び高周波トランジ
スタで構成されゐ回路の高速性を増すヒとが可能となる
。
のエピタキシャル成長ニーにより形成してもよい、この
方法を使用すればＩＬ及び高周波トランジスタが形成さ
れる第１．第２牛導体領域ｇｏ、ｚｚの厚さを、高耐圧
トランジスタが形成される第３半導体領域１４ｔ）厚さ
より薄くするヒとができるのでＩＬ及び高周波トランジ
スタで構成されゐ回路の高速性を増すヒとが可能となる
。
以上詳述したように本畿−によれｔｆｉｌわめて高い電
流増幅率を有するＩ”Ｌと、麿断周鋏数の高い高周波ト
ランジスタと、高耐圧トランジスタとが同一チップ上に
形成された牛導体集積回路装置を提供できる◎
流増幅率を有するＩ”Ｌと、麿断周鋏数の高い高周波ト
ランジスタと、高耐圧トランジスタとが同一チップ上に
形成された牛導体集積回路装置を提供できる◎
第１図は本発明に係る中導体集積回路装置Ｏ断面図、第
２図はＩ”ＬＯコレタタ、ペース領域の縦方向不純物プ
ロファイルを示す図、第３Ｉ！ｌｌハ高周波トランジス
タのニオ、り、ペース領域の縦方向不純物プロファイル
を示す図、館４図は高耐圧トランジスタのエイ、タ、ペ
ース領域の縦方向不純物プロファイルを示す図、第５Ｉ
ｌＩは本発明に係る別の牛導体集積回路鋏置Ｏ断′面図
である。 １０・・・シリーン基板、１１．１４＃１ｇ−・Ｎ＋飄
高不純鈍物Ｉ度層、１８・・・Ｐ渥拡散層、１−・・・
第１牛導体領域、１１−８２牛導体領域、１４・・・第
３牛導体領域、ｚ２，１４−・・Ｐ−型活性ぺ一ス層、
Ｊ８・・・インジェタタ領域、’ ４ ＃ 、 ４１・
・・ＰＷ活性ペース層、４４・・・コレタタ領域、４６
゜４８・・・エミッタ領域、ｊ＃−・・インジ、タタ電
極、ｓ：１．ｌａ、６４・・・ペース電極、ｉ４．Ｉｒ
ｉ。 ６２・・・コレタタミ極、ｇｏ、ｇｇ・・・エミ、り電
極、６８・・・深いベース層。
２図はＩ”ＬＯコレタタ、ペース領域の縦方向不純物プ
ロファイルを示す図、第３Ｉ！ｌｌハ高周波トランジス
タのニオ、り、ペース領域の縦方向不純物プロファイル
を示す図、館４図は高耐圧トランジスタのエイ、タ、ペ
ース領域の縦方向不純物プロファイルを示す図、第５Ｉ
ｌＩは本発明に係る別の牛導体集積回路鋏置Ｏ断′面図
である。 １０・・・シリーン基板、１１．１４＃１ｇ−・Ｎ＋飄
高不純鈍物Ｉ度層、１８・・・Ｐ渥拡散層、１−・・・
第１牛導体領域、１１−８２牛導体領域、１４・・・第
３牛導体領域、ｚ２，１４−・・Ｐ−型活性ぺ一ス層、
Ｊ８・・・インジェタタ領域、’ ４ ＃ 、 ４１・
・・ＰＷ活性ペース層、４４・・・コレタタ領域、４６
゜４８・・・エミッタ領域、ｊ＃−・・インジ、タタ電
極、ｓ：１．ｌａ、６４・・・ペース電極、ｉ４．Ｉｒ
ｉ。 ６２・・・コレタタミ極、ｇｏ、ｇｇ・・・エミ、り電
極、６８・・・深いベース層。
Claims (1)
- （１） 少なくとも三種以上の異なる構造を有する複
数のパーティオルト２ンノスタにより構成される半導体
集積回路装置において、第１のトランジスタの活性ベー
ス層は第１型不純物グロフアイルを有し、第２のトラン
ジスタの活性ベース層は第２型不純物グロフアイルを有
し、第３４０）ランジスタの活性ベース層は第１型不純
物グロフアイルと第２型不純物グロフアイルＯ和に対応
する第１型不純物グロフアイルを有することを特徴とす
る半導体集積回路装置・（２）前記第１のトランジスタ
はＩＬを構成し、前記第２のトランジスタは高周波トラ
ンジスタであ秒、前記第３のトランジスタは高耐圧トラ
ンジスタであることを特徴とする半導体集積回路装置◎
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119770A JPS5821366A (ja) | 1981-07-30 | 1981-07-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119770A JPS5821366A (ja) | 1981-07-30 | 1981-07-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5821366A true JPS5821366A (ja) | 1983-02-08 |
Family
ID=14769764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56119770A Pending JPS5821366A (ja) | 1981-07-30 | 1981-07-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821366A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5898957A (ja) * | 1981-12-09 | 1983-06-13 | Nec Corp | 半導体装置の製造方法 |
| US5504368A (en) * | 1991-09-24 | 1996-04-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device with self-aligned superhigh speed bipolar transistor |
-
1981
- 1981-07-30 JP JP56119770A patent/JPS5821366A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5898957A (ja) * | 1981-12-09 | 1983-06-13 | Nec Corp | 半導体装置の製造方法 |
| US5504368A (en) * | 1991-09-24 | 1996-04-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device with self-aligned superhigh speed bipolar transistor |
| US5591656A (en) * | 1991-09-24 | 1997-01-07 | Matsushita Electronics Corporation, Ltd. | Semiconductor integrated circuit device with self-aligned superhigh speed bipolar transistor |
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