JPS5821359B2 - 記憶装置 - Google Patents

Description

【発明の詳細な説明】 この発明は半嗜体メモリ配列に関し、特にメモリ配列の
セルに容易に情報を書入れる手段とセルの内容を非破壊
的に読出す手段とに関する。

大きなメモリ配列の設計における重要因子は１個の基板
上に配置し得るメモリセルの最大個数すなわち充填密度
である。

この充填密度を高めるにはメモリセル１個当りの素子数
を少なくし、力１つそのセルの呼出し用信号線の数もで
きるだけ少なくしなければならない。

このような一般的条件を満足させる周知の静的メモリセ
ルは、例えば米国特許第３５２１２４２号明細書第５図
に示すように１個のセルに５個のトランジスタを含み、
その５個中４個はフリップ・フロップを形成するように
接続されている。

ここでゲートトランジスタと呼ばれている５番目のトラ
ンジスタは伝送ゲートとして働らく。

この５番目のトランジスタはその梼電路がフリップ・フ
ロップへの信号入出力点と入出力線との間に接続され、
そのセルの状態の検出またはそのセルへの情報の書入れ
に使用される。

このセルは小型で、ゲートトランジスタの制御電極に接
続された１本のワード線によって選択され、１本の入出
力線によって情報を書入れたりその内容を検出したりす
ることができる等の多くの利点を有する。

し力）しこれらの利点は多くの問題や矛盾する設計条件
を伴なっている。

このセルに書入れるためには書入れ動作中ゲートトラン
ジスタのインピーダンスをできるだけ低くしてセルが状
態を変化し、新しい情報を受入れ得るようにしなければ
ならないが、このセルに含まれている情報を読出すとき
は入出力線上の残留電圧がこのメモリセルの内容に重畳
してこれを変えないようにゲートトランジスタのインピ
ーダンスは比較的高くする必要がある。

しかじゲートトランジスタが高インピーダンスであれば
セルへの書入れ能力が特に電源電圧の低い場合に著しく
制限される。

上記の問題を最小にするための技術が従来から開発され
ていて、その１つにゲートトランジスタのインピーダン
スを高くしてセルを非破壊的に読出すことができるよう
にしたものがある。

このセルに情報を書入れたい場合には種々の方法を使用
でき、たとえば米国特許第３５２１２４２号明細書には
、ゲートトランジスタの制御電極を過駆動してその導電
路のインピーダンスを低くし、結合度を確実に上げるこ
とが記載されているが、これには高電位を入手し得るこ
とすなわちメモリセルの動作電位よりも更に高い電位を
発生することが必要である。

読出しと書入れに異った電圧を発生させねばならないと
いう問題のほかに、選択されたゲートトランジスタの制
御電極にその読出し電圧および書入れ電圧を供給すると
いう問題がある。

この発明を実施した回路では、これら問題が次のげ）と
仲）との絹合せによって独創的に解決されている。

（１′）読出し電圧またはこれより著しく振幅の太きい
書入れ電圧を選択的にその出力に生成する電圧増幅回路
、仲）この電圧増幅回路の出力を選択されたゲートトラ
ンジスタの制御電極に供給する読出しまたは書入れ電圧
で動作し得るレベルシフト解読回路。

以下この発明を図面を参照して詳細に説明する。

この発明を実施する場合使用が望ましい能動素子は絶縁
ゲート電界効果トランジスタ（以後ＩＧＦＥＴと呼ぶ）
として周知の部類のものであん依ってこの回路はこのＩ
ＧＦＥＴを使用したものとして図示説明するが、これは
他の連光な素７の使用を明げるものではなく、このため
上記特許請求の範囲で使用する「トランジスタ」という
用語は特記のない限り広い意味で用いるものとする。

各図においてＰｎ電型のエンハンスメント型ＩＧＦＥＴ
は引用数字の前にＰを付して表わし、Ｎ！電型のエンハ
ンスメント型ＩＧＦＥＴは引用数字の前にＮを付して表
わす。

ＩＧＦＥＴの特性は周知であるから詳細に説明する必要
はないが、以下の説明をより明確に理解するために、こ
の発明に関係のある定義と特徴とを次に述べる。

（１）各ＩＧＦＢＴはその導電路の両端を限る第１およ
び第２の電極と、その導電路の梼電度を決定する電位を
受ける制御電極とを有し、その第１および第２の電極を
それぞれソースおよびドレン電極と呼ぶ。

Ｐ型ＩＧ’ＦＥＴではこの第１および第２の電極の中よ
り正の（より高い）電位が印加される方をソース電極と
し、Ｎ型ＩＧＦＥＴではより負の（より低い）電位が印
加される方をソース電極とする。

（２）ゲート・ソース間にそのトランジスタを導通させ
る方向に所定値より高い電位を印加すると導通が生じる
とき、この所定値をこのトランジスタのしきい値（ＶＴ
）と定義する。

Ｐ型トランジスタを導通させるにはそのゲート電圧（Ｖ
Ｇ）をそのソース電圧（Ｖｓ ）より少なくともｖＴだ
け負にしなければならず、Ｎ型トランジスタを導通させ
るにはそのｖＧをそのＶｓよりｖＴだけ正にしなければ
ならない。

（３） ＩＧＦＥＴが双方向性の場合、付勢信号を制
御電極に印加すると、電流は第１および第２の電極によ
って限られた導電路をどちらの方向にも流れることがで
きる。

すなわちソースとドレンとを交播できる。

以下の説明では接地電位またはこれに近い電位を便宜と
論理値「０」または「低」状態とし、電源電位十ＶＤＤ
すなわち＋Ｖボルトまたはこれに近い電位を便宜上論理
値「ｌ」または「高」状態とする。

第１図はそのワード線（Ｗ、 ｘＷｏ）がレベルシフト
解読器（ＤＩ〜Ｄｏ）を介して読出し書入れ電圧線１０
に選択的に接続されるセル８のワード組織メモリ配列１
を含んでいる。

この電圧線１０に印加される電圧は出力１４をこの電圧
線１０に接続した電圧逓倍回路１２によって生成される
゛。

第１図の電圧逓倍回路１２は配列７の読出し期間中（す
なわちメモリ配列７の内容を読出しているとき）は電圧
線１０に＋ＶＤＤボルトを印加し、書入れ期間中（すな
わち情報をセルに書入れているとき）は約＋２ＶＤＤボ
ルトを供給する働らきをする。

この電圧逓倍回路１２は米国特許第４０００４１２号明
細書の第３図に示された回路と同様である。

これらの電位（＋ＶＤＤボルトと＋２ＶＤＤボルト）の
発生の必要はまずこのメモリセルの若干の特性を考察す
ることによってもつともよく理解されるメモリセル８は
そのゲートトランジスタＮ３の制御電極にＶＤＤボルト
を印加したときその記憶素−７９が状態を変化しない（
すなわち書入れ間違いを犯さない）ように設計されてい
る。

これを第２図を参照してさらに詳細に説明する。

フリップ・フロップの記憶素子は交差接続された２個の
相補型インバータ１１．１２を含んでいる。

各インバータはそれぞれソース・ドレン電路をＶＤＤと
大地との間に直列に接続した相補導電型の２個のＩＧＦ
ＥＴを含んでいる。

インバータ１１を形成するＩＧＦＥＴＰｌ、Ｎ１の相互
接続されたドレンは、丁ＧＦＥＴＰ２ 、Ｎ２の相互接
続されたゲ゛−トと共にフリップ・フロップの入出力点
Ａに共通に接続され、インバータ１２を形成するＰ２．
Ｎ２の相互接続されたドレンは、Ｐｌ。

Ｎ１の相互接続されたゲートに接続されている。

各インバータの相互接続されたゲートはそのインバータ
の信号入力点をなし、かつ各インバータの相互接続され
たドレンはそのインバータの信号出力点をなす。

ゲー１−ＩＧＦＥＴＮ３の導電路はビット線とも称する
入出力線とフリップ・フロップの入出力点との間に接続
されている。

ワード線（すなわちアドレス線）はＮ３の制御（ゲート
）電極に接続され、ワード線上の電位はＮ３の導電度を
制御する。

ＩＧＦＥＴの導電路のインピーダンスは、そのゲート・
ソース電圧ＶＧＳの関数である。

これらトランジスタに同一振幅のＶＧＳがその導通方向
に印加された場合、ゲートトランジスタＮ３の導電路の
導通インピーダンス（ＺＮ３ ）はトランジスタＮ２の
導通インピーダンス（ＺＮ２）より大きく、同時にトラ
ンジスタＰ１の導通インピーダンス（Ｚｐｌ）よりも太
きいと仮定すると共にインバータ１１または１２のフリ
ップ（反転）点がｖＤＤ／２であると仮定する。

すなわちインバータ１１または１２への人力が■ＤＤ／
２より正の場合、その出力は「０」すなわち「低」状態
と仮定し、入力が■ＤＤ／２より負の場合、その出力は
ｒ＋ｖＤＤＪまたはｒ高１状態と仮定する。

次に上述の条件においてワード線電圧がＶＤＤ（フリッ
プ・フロップ９の供給電圧と同じ動作電圧）のときはセ
ルの状態を変えることができず、すなわち書入れができ
ないことを説明する。

ここでメモリに影響を及ぼし得る２つの条件についてこ
のメモリセルの動作を考察する。

その１つの条件はセル中に論理値「１」が記憶され（Ｐ
ｌ、Ｎ２が導通でＮｌ、Ｐ２が非導通）、このビット線
容量の充電電圧がＯボルトのときであって、この条件で
はＰｉ、Ｎ３の導電路はＶＤＤと大地との間に直列に接
続されていると考えられ（第２ｂ図参照）、両トランジ
スタは共通ソースモードで梼通している。

Ｚｏ３がＺＰＩ よりも大きいので、接続点Ａの電圧ｖ
ＡはＶＤＤ／２以上に維持され、フリップ・フロップ９
には論理値「１」が記憶されている。

今１つの変動条件はセルに論理値「０」が記憶され（Ｐ
Ｉ、Ｎ２が非導通でＮ１．Ｐ２が梼通）、ビット線容量
の充電電圧がＶＤＤボルトのときである。

ＶＤＤボルトがＮ３のゲートに印加されるとＮ３は導通
するが、この信号状態ではＮ３はソースホロワモードで
梼通し、Ｚ ｎ ３がＺｎ１よりも明らかに太きいため
、Ｎ３が導通したときＶＡがＶＤＤ／２以下に維持され
てセルに影響はない。

し力１しこのセルは特に低供給電圧（例えばＶＤＤ＝２
または３ボルト）において「高」状態を書入れる場合は
その書入れが困難である。

この条件ではゲートトランジスタがソースホロワモード
で嗜通し、そのゲート、ソース間にはしきい値電圧（Ｖ
Ｔ）の差がある。

従ってもしＶＴがＶＤＤに等しければこのセルへの書入
れはできないが、ｖＴが（Ｎ３のゲートに印加された）
ＶＤＤより若干低くてもＮ３のインピーダンスは高くて
このセルの書入れ速度は極めて遅い。

従って高信頼度でセルに書入れるためにはＮ３のインピ
ーダンスを書入れ期間中に低下させなければならない。

これは情報をメモリセルに書入れるときにゲートトラン
ジスタのゲートを過駆動してこれを導通させることによ
ってなされる。

■ＤｓくＶＴ（すなわち線形動作領域）では、ＩＧＦＥ
Ｔの導電路のインピーダンスＺは次式によって表わされ
る。

■Ｄｓ〉ＶＴ（すなわち飽和動作領域）では、ＩＧＦＥ
Ｔの導電路のＺは次式で表わされる。

（１）式からＶＧＳを２倍に（ＶＤＤを２ｖＤＤに）す
るとｖＴが比較的一定なため′７１１ま２倍以上低下す
ることが判り、（２）式からＶＯＳを２倍にするとＺは
４倍以上低下することが判る。

すなわちゲートを大きく過駆動すると情報をメモリセル
に書入れ得る供給電圧範囲が拡大する。

全電圧２■ＤＤをワー曜に印加したときＺ。

３ がＺＰｌまたはＺＮｔよりも実質的に小さいと仮定
する。

この条件において、ビット線上に＋ＶＤＤがあると入出
力点ＡにはＶＤＤ／２より大きな電圧が印加され、また
ビット線上に零ボルトがあると入出力点ＡにはＶＤＤ／
２よりも小さな電圧が印加されることになる。

すなわち明らかにビット線上の２進情報はこのセルに書
入れられる。

２■ＤＤボルトをワード線に印加することによりこのワ
ード線に接続されたすべてのゲートトランジスタが制御
電極を過駆動されて導通ずる。

従って選択された列の選択されたセルは簡単に書入れら
れるが、選択されないセルに誤って書入れられることも
ある。

この問題はメモリセルのフリップ点（すなわちセルの接
続点Ａに電流の出入がない電位点で例えばＶＤＤ／２と
することもできる）にほぼ等しい電位まで選択されない
セルのビット線を（読み書き前に）予め充電することに
よって解決される。

この機能は各ビット線に接続された中間点事前充電回路
７２によって行われる。

この回路１２はＶＤＤと接地点との間に接続された多く
の分圧回路の中の任意の１つで、その出力点にＶＤＤの
二部を生成すると共にその出力点電位を１つのビット線
に選択的に印加し得るものとすることができる。

この問題はまたワード線電圧の印加速度の調節によって
解決することもできる。

ワード線電圧を徐々に上昇させるとメモリセルは影響を
受けずにその付属ビット線を充電することができる。

上記２つの方法では特に事前充電法が好ましいが、その
何れを用いても上述の説明で仮定した給体書入れ不能状
態に要するレベル以下にＮ３のインピーダンス。

を低下することができる。

上記の説明では簡単のためにメモリセルに印加された動
作電圧の節回内（０から＋■ＤＤまで）にあるビット線
およびワード線上の信号の任意の紹合せに対してそのセ
ルが給体書入れ不能に（誤った書入れがされないように
）なるようにそのメモリセルを形成するトランジスタの
インピーダンスが選定されていると仮定したが、各書入
れ期間前に選択されないセルのビット線を予めＶＤＤ／
２まで充電することおよび各読出し期間前にその配列の
全ビット線を充電することにより、Ｎ３のインピーダン
スを低下することができ、これによって誤った書入れや
破壊的な読出しの問題を生じることなくセルの応答時間
を改善することができる。

また選択された装置のゲート電極に２ＶＤＤを印加する
と、ゲートトランジスタがソースホロワモードで導通ず
るような２進入力値（例えばビット線上の高レベル）で
もその情報を確実に低ＶＤＤ電圧でセルに書入れること
ができる。

第１図の電圧逓倍回路１２とレベルシフト解読回路の組
合せにより、ゲートトランジスタの制御電極が接続され
ている選択されたワード線にＶＤＤボルトまたは２ＶＤ
Ｄボルトの印加が可能になる。

（書入れ期間中、選択されないメモリセルのビット線は
中間点事前充電回路１２によってＶＤＤ／２に復帰され
て選択されないセルの破壊を防止する。

）次に電圧逓倍回路１２の構成および動作を簡単に説明
する。

この電圧増幅回路１２はトランジスタＰ１０およびＮ１
０からなる相補型インバータ１１０を含む。

ＰＩＯはそのソースを端一７１６に、ドレンを端７１８
に接続され、ＮＩＯはそのドレンを端−Ｆ１８に、ソー
スを端７２０に接続されている。

この回路はまたトランジスタＰ２０゜Ｎ２０．Ｐ２Ｏお
よびコンデンサＣを含んでいる。

Ｐ２Ｏはそのソースを端一７１４に、ドレンをＮ２０の
ドレンおよびＰ２Ｏのゲートに接続され、Ｎ２０はその
ソースを端７２０に接続され、Ｐ２Ｏのソース・ドレン
電路は端−Ｔｆ１６．１４間に接続されている。

またＰＩＯ，Ｐ２Ｏ，Ｎ１０およびＮ２０のゲートは電
圧逓倍回路１２の入力制御線２２に共通に接続されてい
る。

コンデンサＣの一方の極板Ｘは端一７１８に接続され、
他方の極板ｙは端７１４に接続されている。

コンデンサＣの値は線路１０の容量の約５倍に選定され
、この容量比によって確実に＋２ＶＤＤの電圧パルスを
発生してこれを大きな減衰なく線路１０に印加すること
ができ、またこの電圧レベルをパルス期間中維持するこ
とができる。

このコンデンサは同じ回路板上の集積素子としても、回
路板外の個別素子としてもよい。

端子１６と接続点１４との間にはダイオード１１が接続
され、ＶＤＤを接続点１４に印加したときの結合を確実
にし、Ｐ３０遮断時に接続点１４が浮くのを防止してい
る。

端＋１６には＋ＶＤＤボルトの電位が印加され、端一７
２０には大地電位（０ボルト）が印加される。

電圧逓倍回路１２は出力端子Ｚ。

が人力線２２に接続された２人力ナンドゲート４０によ
って制御される。

このナントゲート４０の２つの入力は「書入れ」および
「付勢」と図示され、通常「低」状態（論理値「０」）
にある。

電圧逓倍回路１２の動作は米国特許第 ４０００４１２号明細書に詳細に説明されているからこ
こで詳細に説明する必要はなく、ただ書入れおよび付勢
の入力が「低」状態のときＺ。

が「高」状態になってトランジスタＮＩＯ，Ｎ２０が導
通ずることおよびＮ２０が梼通することによってトラン
ジスタＰ３０が導通することを言えば充分である。

Ｐ２Ｏが梼通すると接続点１４およびコンデンサＣの極
板ｙは＋ＶＤＤボルトに固定される。

ＮＩＯが導通のときはいっでもコンデンサＣの極板Ｘは
大地電位にあり、＋ＶＤＤボルトが増強された電圧線１
０に印加される。

これは読出しおよび事前充電の期間中存在する条件であ
る。

メモリに情報を書入れるためには、ナントゲート４０に
供給される書入れおよび付勢の信号が「高」状態（論理
値「ｌ」）にあってＺ。

が「低」状態（論理値「０」）にされなければならない
。

これは第３図の波形図に示す通りである。

Ｚｏが「低」状態になるとトランジスタＮＩＯ，Ｎ２０
が遮断され、トランジスタＰＩＯ，Ｐ２０が導通する。

トランジスタＰ１０の導通によって極板Ｘに＋ＶＤＤボ
ルトの正の階段状電圧が印加されるが。

コンデンサＣの端７間電位は瞬時に変化することができ
ないため極板ｙの電位は＋ＶＤＤボルトから＋２ＶＤＤ
ボルトに向って上昇する。

導通中のＰ２Ｏは極板ｙの＋２ＶＤＤボルトを遮断途中
または遮断完了後のトランジスタＰ３０のゲートに印加
する。

このようにＺ。が「低」状態になるときは常に接続点１
４の電位（Ｖ１４）が＋ＶＤＤボルトから＋２ＶＤＤボ
ルトに変化し、Ｚｏが１低」状態の間２ＶＤＤに留まる
。

電圧逓倍回路１２はこの発明の実施に極めて適している
が、通常出力端７に例えば＋ＶＤＤボルトの動作電位が
印加され、選択的にパルス駆動されて出力に動作電圧の
倍数出力（例えば＋２ＶＤＤボルト）を生成し得る他の
任意適当な電圧逓倍回路を代用することもできる。

第３図では完全な書入れおよび付勢のパルスと同時に＋
２ＶＤＤの書入れパルスが印加されているが、この増強
書入れ電圧（＋２ＶＤＤ）は書入れパルスまたは付勢パ
ルスの制御または描業者に公知の他の適当な調整によっ
て書入れパルス期間中の任意の時点においてまたは書込
みパルスの後縁においてさえ印加し得ることが判る。

線路１０の電圧は配列１のワード線Ｗ１〜Ｗｎに解読器
Ｄ１〜Ｄｎによって選択的に印加される。

各解読器Ｄ１（ただしｌ≦ｉ≦ｎ）は湧電路を接続点Ｏ
Ｄｉと大地との間に直列に接続されたｒ個のＮ型トラン
ジスタ（Ｎ ｔ ｓ〜Ｎ１ｒ）よりなる解読回路を含ん
でいる。

これら解読トランジスタ（Ｎｉ。〜Ｎ−）の各ゲート電
極は２進符号情報を伝送するｒ個のアドレス線（Ａ、１
−Ａｒ ｉ ）にそれぞれ接続されている。

これら解読回路のゲート電極に印加されたすべての信号
が「高」状態のときトランジスタＮｉ１〜Ｎｉｒが梼通
し、出力接続点ＯＤｉが大地電位に固定される。

各解読器は交差接続された２つのトランジスタＰＤｉｔ
およびＰＤｉ２を含んでいる。

この両トランジスタのソース線路１０に接続されている
が、トランジスタＰＤｉ１のドレンはその解読器の出力
接続点ＯＤｉに接続され、トランジスタＰＤ ｉ ２の
ドレンはその相補型解読器の出力接続点ＯＤｉに接続さ
れている。

各接続点ＯＤｉと！−７２０との間には放電トランジス
タ（ＮＡｉ）が接続され、この放電トランジスタのゲー
トに印加された正向きの事前充電パルスに応動して、接
続点ＯＤ１および各ワード線が大地電位に放電される。

これら解読器は構造と動作とが同一であるため簡単のた
めに解読器Ｄ１の動作だけを説明する。

配列７のワード線Ｗ１のメモリセルが書入れまたは読出
しのために選択されたものとする。

解読器Ｄ１はそのアドレス人力Ａｌ、〜ＫＴのすべてが
「高」状態のとき選択される。

この状態が生じるとトランジスタＮ１１〜Ｎ１ｒが梼通
し、接続点σｉが「低」状態に駆動されてトランジスタ
ＰＤｏを飽和させ、ＰＤ１２を遮断する。

ＰＤｌｌは共通ソースモードで湧通し、接続点ＯＤ＋お
よびワード線ｗ１を線路１０の電位に固定する。

このように線路１０の電位はそれがＶＤＤボルトでも２
ＶＤＤボルトでもＰＤ１□の低インピーダンス導電路を
介して選択されたワード線Ｗ１に印加される。

このレベルシフト解読器はＤｌに印加されたアドレス入
力の１つが「低」状態になるか放電トランジスタＮＡ１
が導通ずるまで、ＰＤｎが導通でＰ Ｄｌ２が非導通の
状態を維持する。

Ｄｌに対する１つ以上のアドレス入力が「低」状態のと
きはＤｌは選択されない。

事前充電パルスを放電トランジスタＮＡ＋に周期的に供
給すると仮定すると、接続点ＯＤ＋は「低」状態になっ
てそれを保持する。

するとＰＤ１２が導通して接続点ＯＤ１は線路１０の電
圧に固定され、ＰＤＩＩのＶＯＳが本質的に零になって
ＰＤｔ□が遮断され、それを保持する。

この解読器のレベルは、入力アドレス線電圧は零ボルト
（「低」状態肋）らＶＤＤボルト（「高」状態）に変化
できるが解読器の出力は零ボルト、ＶＤＤボルト、２Ｖ
ＤＤボルトまたは線路１０の印加電圧の何れかになり得
るように遷移する。

従ってこの発明を実施した回路では、単独の電圧逓倍回
路を用いて２つの電圧の一方を発生し、その出力端子に
生成された電圧を１絹のレベルシフト解読器によって選
択されたワード線に供給する。

前述のように、増張書入れ電圧によって配列のセルに情
報が安全にかつ迅速に書入れられ、通常の読出し電圧に
よってそのメモリ内容が非破壊的に読出される。

【図面の簡単な説明】

第１図はこの発明を実施したメモリ配列の回路図、第２
Ａ図は第１図のメモリ配列に使用するメモリセルの回路
図、第２Ｂ図および第２Ｃ図はある動作状態におけるメ
モリセルの等価回路図、第３図は第１図の配列の各回路
接続点において発生する波形を示す図である。 ８・・・・・・メモリセル、Ｎ３・・・・・・ゲートト
ランジスタ、Ａ・・・・・・入出力点、ＢＬ・・・・・
・ビット線、１６゜２０・・・・・・第１および第２の
電力端７．１２・・・・・・電圧逓倍回路、１４・・・
・・・出力接続点、Ｄｌ・・・・・・レベルシフト回路
。

Claims (1)

1. 【特許請求の範囲】 １ 人出力点およびこの人出力点とビット線路との間に
   湧電路が接続されその博電路の梼電度力雌１．制御電極
   に供給される電圧によって制御されるようにされた単一
   のゲートトランジスタを有するメモリセルと、該メモリ
   セルへの情報の書入れ中は第ルベルの書入れ電圧を上記
   制御電極へ供給し、また上記メモリセルの内容を非破壊
   的に読出すために上記書入れ電圧よりも低い第２レベル
   の読出し電圧を上記制御電極へ供給する手段と、を備え
   上記書入れおよび読出しの手段には、動作電位を受取る
   ための第１および第２の電力端７と、読出し動作中は上
   記動作電位と同じ大きさの上記第２レベルの読出し電圧
   を、また書入れ動作中は上記第２レベルの電圧と同じ極
   性の上記第ルベルの電圧を選択的に生成する出力端７と
   を有する電圧逓倍回路と、上記電圧逓倍回路の出力端子
   と上記ゲートトランジスタの上記制御電極との間に接続
   されていて、選択された時に、上記出力端子に生成され
   た電圧を上記ゲートトランジスタの制御電極に供給する
   ための選択解読式レベルシフト回路とが含まれている、 記憶装置。