JPS58205986A - 磁気バブルメモリの瞬停保護回路装置 - Google Patents
磁気バブルメモリの瞬停保護回路装置Info
- Publication number
- JPS58205986A JPS58205986A JP57090160A JP9016082A JPS58205986A JP S58205986 A JPS58205986 A JP S58205986A JP 57090160 A JP57090160 A JP 57090160A JP 9016082 A JP9016082 A JP 9016082A JP S58205986 A JPS58205986 A JP S58205986A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power source
- electric power
- voltage
- bubble memory
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
- G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
- G11C19/0875—Organisation of a plurality of magnetic shift registers
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は磁気バブルメモリの瞬停保護回路装置、特に
電源ＯＦＦ時のデータ保護を行なうプロデクト回路に関
するものである。
電源ＯＦＦ時のデータ保護を行なうプロデクト回路に関
するものである。
従来のこの棟の回路装置は、第１図に示すように、メイ
ンコントローラ回路１により、ファ／クションコントロ
ーラ回路２、およびコイルドライバ回路３を介して、バ
ブルメモリデバイス４に対するデータの４１さ込み、お
よび読み取りを行なうようにし、かつ電源からの電流を
これらの両回路２．３によりバブルメモリデバイス４に
供給させるようにした構成において、抵抗７．８をもつ
コンパレータ６により電源０Ｎ１０ Ｆ Ｆを判断して
、これらの両回路２，３を制御することで、電源ＯＦＦ
時のプロテクトを行なうようにしている。
ンコントローラ回路１により、ファ／クションコントロ
ーラ回路２、およびコイルドライバ回路３を介して、バ
ブルメモリデバイス４に対するデータの４１さ込み、お
よび読み取りを行なうようにし、かつ電源からの電流を
これらの両回路２．３によりバブルメモリデバイス４に
供給させるようにした構成において、抵抗７．８をもつ
コンパレータ６により電源０Ｎ１０ Ｆ Ｆを判断して
、これらの両回路２，３を制御することで、電源ＯＦＦ
時のプロテクトを行なうようにしている。
より詳細な保護回路構成は、第２図に示すように、前記
バブルメモリデバイス４を駆動する通常、高圧とされた
電源９の回路に、チップセレクト回路１０により制御さ
れてチップセレクトをなすトランジスタ１１と、定電流
駆動のための抵抗１２と、ファンクションドライバ回路
１３により制御されるトランジスタ１４との直列回路を
挿入すると共に、チップセレクト回路ＩＯにダイオード
１５およびトランジスタ１６の直列回路を接続し、この
トランジスタ１６を前記抵抗７．８をもつコンパレータ
６により制御させるようにしている。
バブルメモリデバイス４を駆動する通常、高圧とされた
電源９の回路に、チップセレクト回路１０により制御さ
れてチップセレクトをなすトランジスタ１１と、定電流
駆動のための抵抗１２と、ファンクションドライバ回路
１３により制御されるトランジスタ１４との直列回路を
挿入すると共に、チップセレクト回路ＩＯにダイオード
１５およびトランジスタ１６の直列回路を接続し、この
トランジスタ１６を前記抵抗７．８をもつコンパレータ
６により制御させるようにしている。
従って電源ＯＦＦ時には、バブルメモリデバイスに供給
される′鉱脈の立ち下りを、コンバレータ６により検出
してトランジスタ１６をＯＮ Ｌ、これにより電源回路
中のトランジスタ１１を０ＦＦＬ、、で、バブルメモリ
デバイス４のファンクションに（流が流れないように保
持する。なお通常の電源ＯＮ時ハ、コンハレータロによ
りトランジスタ１６がＯＮとなり、チップセレクト回路
１ｏからのチップセレクト信号により電源回路のトラン
ジスタ１１がＯＮされるのである。
される′鉱脈の立ち下りを、コンバレータ６により検出
してトランジスタ１６をＯＮ Ｌ、これにより電源回路
中のトランジスタ１１を０ＦＦＬ、、で、バブルメモリ
デバイス４のファンクションに（流が流れないように保
持する。なお通常の電源ＯＮ時ハ、コンハレータロによ
りトランジスタ１６がＯＮとなり、チップセレクト回路
１ｏからのチップセレクト信号により電源回路のトラン
ジスタ１１がＯＮされるのである。
しかし乍らこのような従来装置においては、電源ＯＦＦ
時を通常、＋５Ｖの立ち下り電圧の検出により判断し、
しかもコントローラおよび直接剃切回路が主にＴＴＬに
より構成されているために、バブルメモリデバイスの高
圧電源が＋５ｖよりも残っているときにこの電ＱＯＦＦ
を検出すると、このバブルメモリデバイス■ファンクシ
ョンゲートに電流が流れる可能１・、トがあり、デバイ
ス内のデータが一部破壊される惧れがちった。すなわち
、＋５Ｖ の電源電圧が不安定で、かつ各トランジスタ
ＩＩ。
時を通常、＋５Ｖの立ち下り電圧の検出により判断し、
しかもコントローラおよび直接剃切回路が主にＴＴＬに
より構成されているために、バブルメモリデバイスの高
圧電源が＋５ｖよりも残っているときにこの電ＱＯＦＦ
を検出すると、このバブルメモリデバイス■ファンクシ
ョンゲートに電流が流れる可能１・、トがあり、デバイ
ス内のデータが一部破壊される惧れがちった。すなわち
、＋５Ｖ の電源電圧が不安定で、かつ各トランジスタ
ＩＩ。
１４ 、 Ｊ？よび１６が同様に不安定なＯＮ、１０Ｆ
Ｆ時に、バブルメモリデバイス４のファンクションゲー
トに電流がぴ〔れるという欠点があった。
Ｆ時に、バブルメモリデバイス４のファンクションゲー
トに電流がぴ〔れるという欠点があった。
この発明は従来装置のこのような欠点に鑑み、［源ＯＦ
Ｆを検出するコンパレータの検出時季安定により、この
コンパレータにより制御されるスイッチングトランジス
タの瞬時的なＯＮからＯＦＦへの不安定動作を解消する
ため、このスイッチングトランジスタをサイリスタ化し
て、電源ＯＦＦ時の不安定状態にあっても、パズルメモ
リデバイスのファンクションゲートに電流が流れないよ
うにし、これによってデバイス内のデータ保護を行なう
ものである。
Ｆを検出するコンパレータの検出時季安定により、この
コンパレータにより制御されるスイッチングトランジス
タの瞬時的なＯＮからＯＦＦへの不安定動作を解消する
ため、このスイッチングトランジスタをサイリスタ化し
て、電源ＯＦＦ時の不安定状態にあっても、パズルメモ
リデバイスのファンクションゲートに電流が流れないよ
うにし、これによってデバイス内のデータ保護を行なう
ものである。
以下、この発明に係わる瞬停保護回路装置の一実施例に
つき、第３図を参照して詳細に説明する。
つき、第３図を参照して詳細に説明する。
この第３図実施例は前記第２図従来例に対応するもので
、各図中、同一符号は同一または相当部分を示しており
、この実施例では前記コンパレータ６によって制御され
るスイッチングトランジスタ１６に代え、ＰＮＰ）ラン
ジスタ１７およびＮＰＮトランジスタ１８とそのバイア
ス抵抗１９．２０とによりサイリスタ特性をもつスイッ
チング回路２１を接続したものである。
、各図中、同一符号は同一または相当部分を示しており
、この実施例では前記コンパレータ６によって制御され
るスイッチングトランジスタ１６に代え、ＰＮＰ）ラン
ジスタ１７およびＮＰＮトランジスタ１８とそのバイア
ス抵抗１９．２０とによりサイリスタ特性をもつスイッ
チング回路２１を接続したものである。
従ってこの実施例構成においては、ｌ）；ｌｏＦＦ時に
あってコンパレータ６が電源電圧の立ち下りを検知して
トランジスタ１７をＯＮすると、同時にトランジスタ１
８のベースにバイアス電圧を生じて正帰還によりこのト
ランジスタ１８もＯＮとなって、結果的にダイオード１
６、ひいてはバブルメモリデバイス４の高圧電源回路に
直列に組み込まれたトランジスタ１１のベース区位がＬ
ｏｗとなり、たとえトランジスタ１７がＯＮしたのちに
、コンノくレータ６の検知電圧が不安定であっても、ト
ランジスタ１８舎てよりこのトランジスタ１１をＬｏｗ
電位とし、電源が再度ＯＮされ［Ｆ］までこの状態を保
持するもので、一旦、電源ＯＦＦを検知したのち（′こ
け再度電源ＯＮとなるまで、バブルメモリデバイス４の
ファンクションゲートには決して′電流が流れず、この
ため’ｆｉｔ ｖ；Ａ”Ｋ圧の不安定な瞬停時にあって
デ／くイス内のデータ保持を完全に行ない得るのでりる
。
あってコンパレータ６が電源電圧の立ち下りを検知して
トランジスタ１７をＯＮすると、同時にトランジスタ１
８のベースにバイアス電圧を生じて正帰還によりこのト
ランジスタ１８もＯＮとなって、結果的にダイオード１
６、ひいてはバブルメモリデバイス４の高圧電源回路に
直列に組み込まれたトランジスタ１１のベース区位がＬ
ｏｗとなり、たとえトランジスタ１７がＯＮしたのちに
、コンノくレータ６の検知電圧が不安定であっても、ト
ランジスタ１８舎てよりこのトランジスタ１１をＬｏｗ
電位とし、電源が再度ＯＮされ［Ｆ］までこの状態を保
持するもので、一旦、電源ＯＦＦを検知したのち（′こ
け再度電源ＯＮとなるまで、バブルメモリデバイス４の
ファンクションゲートには決して′電流が流れず、この
ため’ｆｉｔ ｖ；Ａ”Ｋ圧の不安定な瞬停時にあって
デ／くイス内のデータ保持を完全に行ない得るのでりる
。
以上詳述したようにこの発明によれば、コントロ−ラの
電源ＯＦＦ検知により制御されるスイッチングトランジ
スタを、リイリスタ特性をもつスイッチング回路として
、バブルメモリデバイスの電源回路に組み込まれたスイ
ッチングトランジスタをＯＦＦ状態に保持させるように
したから、不安定な電源ＯＦＦ時にあってもデバイス内
りデータを完全保護することができ、装置の信頼性を向
上し得る％艮がある。
電源ＯＦＦ検知により制御されるスイッチングトランジ
スタを、リイリスタ特性をもつスイッチング回路として
、バブルメモリデバイスの電源回路に組み込まれたスイ
ッチングトランジスタをＯＦＦ状態に保持させるように
したから、不安定な電源ＯＦＦ時にあってもデバイス内
りデータを完全保護することができ、装置の信頼性を向
上し得る％艮がある。
第１図は磁気バブルメモリとその周辺回路を示すシステ
ムブロック図、第２図は同上従来例によるバブルメモリ
デバイスのファンクション系とその′電源検出回路を示
すブロック回路図、第３図はこの発明の一実施例による
第２図対応のブロック回路図である。 ４・・・バブルメモリデバイス、６・・・′電源検出用
コンパレータ、９・・・電ｍ、１ｏ・・・チップセレク
ト回路、１１・・・チップセレクト用トランジスタ、Ｉ
２・・・ノアンク７ヨン電流用抵抗、１３・・・ファン
クションドライバ回路、１４・・・ファンクションドラ
イバ用トランジスタ、１５・・・ダイオード、１７．１
８および１９ 、２０・・・ＰＮＰ、ＮＰＮ ）ランジ
スタおよびバイアス抵抗、２１・・・サイリスタ特性の
スイッチング回路。 代理人 葛 野 信 − 第１図
ムブロック図、第２図は同上従来例によるバブルメモリ
デバイスのファンクション系とその′電源検出回路を示
すブロック回路図、第３図はこの発明の一実施例による
第２図対応のブロック回路図である。 ４・・・バブルメモリデバイス、６・・・′電源検出用
コンパレータ、９・・・電ｍ、１ｏ・・・チップセレク
ト回路、１１・・・チップセレクト用トランジスタ、Ｉ
２・・・ノアンク７ヨン電流用抵抗、１３・・・ファン
クションドライバ回路、１４・・・ファンクションドラ
イバ用トランジスタ、１５・・・ダイオード、１７．１
８および１９ 、２０・・・ＰＮＰ、ＮＰＮ ）ランジ
スタおよびバイアス抵抗、２１・・・サイリスタ特性の
スイッチング回路。 代理人 葛 野 信 − 第１図
Claims (1)
- バブルメモリデバイスのファンクション系電源回路に、
チップセレクト回路により制御されるチップセレクト用
トランジスタを挿入した構成において、前記チップセレ
クト用トランジスタのペース側に、コンパレータの電源
ＯＦＦ検知信号により制御されるサイリスタ特性のスイ
ッチング回路を接続したことを特徴とする磁気バブルメ
モリの瞬停保護回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090160A JPS58205986A (ja) | 1982-05-27 | 1982-05-27 | 磁気バブルメモリの瞬停保護回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090160A JPS58205986A (ja) | 1982-05-27 | 1982-05-27 | 磁気バブルメモリの瞬停保護回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58205986A true JPS58205986A (ja) | 1983-12-01 |
| JPS6214916B2 JPS6214916B2 (ja) | 1987-04-04 |
Family
ID=13990735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090160A Granted JPS58205986A (ja) | 1982-05-27 | 1982-05-27 | 磁気バブルメモリの瞬停保護回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58205986A (ja) |
-
1982
- 1982-05-27 JP JP57090160A patent/JPS58205986A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6214916B2 (ja) | 1987-04-04 |
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