JPS58204607A - 発振検出回路 - Google Patents
発振検出回路Info
- Publication number
- JPS58204607A JPS58204607A JP8743582A JP8743582A JPS58204607A JP S58204607 A JPS58204607 A JP S58204607A JP 8743582 A JP8743582 A JP 8743582A JP 8743582 A JP8743582 A JP 8743582A JP S58204607 A JPS58204607 A JP S58204607A
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- JP
- Japan
- Prior art keywords
- circuit
- oscillation
- inverter
- detection circuit
- load resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D1/00—Demodulation of amplitude-modulated oscillations
- H03D1/14—Demodulation of amplitude-modulated oscillations by means of non-linear elements having more than two poles
- H03D1/18—Demodulation of amplitude-modulated oscillations by means of non-linear elements having more than two poles of semiconductor devices
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、例えば電子時計郷における発振回路が正常
に発振しているか否かを検出する発振検出回路に関する
。
に発振しているか否かを検出する発振検出回路に関する
。
電子時計にあっては、基準信号を発生する発振回路から
の基準信号を分周する分周回路、この分周回路で分周さ
れた各種信号を計時または演算する論理回路、この論理
回路による計時または演舞結果を表示装置に表示させる
ための駆動回路勢が含まれている。さらに、この電子時
計には上記発振回路が正常に発振しているか否かを検出
する発振検出回路が内臓されている。
の基準信号を分周する分周回路、この分周回路で分周さ
れた各種信号を計時または演算する論理回路、この論理
回路による計時または演舞結果を表示装置に表示させる
ための駆動回路勢が含まれている。さらに、この電子時
計には上記発振回路が正常に発振しているか否かを検出
する発振検出回路が内臓されている。
上述したような発振検出回路の従来例を第１図に示Ｊ、
第１ｔ源＃！１１１と第２電源線１２との間に抵抗Ｒ４
＃）ランジスメＴｒｌおよび抵抗Ｒ１、トランジスタＴ
ｒｚがそれぞれ直列接続され、上記抵抗ＲｔｙＲｓＫは
それぞれコンデンサＣ１ｅＣ１が並列接続される。上記
トランジスタＴｒｌには分周回路で分周された矩形波信
号が入力端子ＩＮから供給され、トランジスタＴｒ１に
はこの信号がインバータ回路ＮＯＴにより反転されて供
給され導導通制御される。そして、抵抗Ｒ１とトランジ
スタＴｒｈおよびＲ１とＴｒＩとの接続点の電位をノア
回路Ｎ０ＲＫ供給して出力端子ＯＵＴから出力信月を得
るようＫＪＩＩ成される。
第１ｔ源＃！１１１と第２電源線１２との間に抵抗Ｒ４
＃）ランジスメＴｒｌおよび抵抗Ｒ１、トランジスタＴ
ｒｚがそれぞれ直列接続され、上記抵抗ＲｔｙＲｓＫは
それぞれコンデンサＣ１ｅＣ１が並列接続される。上記
トランジスタＴｒｌには分周回路で分周された矩形波信
号が入力端子ＩＮから供給され、トランジスタＴｒ１に
はこの信号がインバータ回路ＮＯＴにより反転されて供
給され導導通制御される。そして、抵抗Ｒ１とトランジ
スタＴｒｈおよびＲ１とＴｒＩとの接続点の電位をノア
回路Ｎ０ＲＫ供給して出力端子ＯＵＴから出力信月を得
るようＫＪＩＩ成される。
次に１上記のような構成において動作を説明する。今、
上記回路において、第１電源線１１゜第２を原線１２の
電圧をそれぞれ１，５Ｖ、ＯＶとし、第１．第２のコン
デンサＣ１、Ｃ，にはそれぞれ２５ｐＦの容量を、第１
．第２の負荷抵抗Ｒ１＃Ｒ１としてそれぞれ１５ＭΩの
抵抗を用いており、また、入力端子ＩＮには第１Ｎ源線
１１の電圧レベル（Ｈレベル）と第２を原線１２の電圧
レベル（Ｌレベル）との間で変化する周波数ｇＫＨ！の
矩形波信号φが入力さえｌている。さらに、第１．第２
ＯＮチヤネル形トランジスタＴｒ＠ 、Ｔｒｙは、それ
ぞれゲート・ソース間電圧が１．５ｖの時の飽和領域の
ソース・ドレイン間電流が１０μＡ程度のものを用いた
場合を例にと石。
上記回路において、第１電源線１１゜第２を原線１２の
電圧をそれぞれ１，５Ｖ、ＯＶとし、第１．第２のコン
デンサＣ１、Ｃ，にはそれぞれ２５ｐＦの容量を、第１
．第２の負荷抵抗Ｒ１＃Ｒ１としてそれぞれ１５ＭΩの
抵抗を用いており、また、入力端子ＩＮには第１Ｎ源線
１１の電圧レベル（Ｈレベル）と第２を原線１２の電圧
レベル（Ｌレベル）との間で変化する周波数ｇＫＨ！の
矩形波信号φが入力さえｌている。さらに、第１．第２
ＯＮチヤネル形トランジスタＴｒ＠ 、Ｔｒｙは、それ
ぞれゲート・ソース間電圧が１．５ｖの時の飽和領域の
ソース・ドレイン間電流が１０μＡ程度のものを用いた
場合を例にと石。
第１し１の発振検出回路でけ、まず発振が停止している
場合には、矩形波信号φは″″Ｈ＃Ｈ＃レベル６＠Ｌル
ベルのいずれか一方で停止しており、どちらの場合にも
トランジスタＴｒ１あるいはＴｒｙのうち一方が導通状
態となシ、コンデンサＣＩあるいはＣ倉の一方が充電さ
れ、この充電されたコンデンサ側からノア回路ＮＯＨに
供給される信号は″Ｌ”レベル、他方は放電され、＠Ｈ
”レベルの信号がノア回路Ｎ０ＲＫ供給される。
場合には、矩形波信号φは″″Ｈ＃Ｈ＃レベル６＠Ｌル
ベルのいずれか一方で停止しており、どちらの場合にも
トランジスタＴｒ１あるいはＴｒｙのうち一方が導通状
態となシ、コンデンサＣＩあるいはＣ倉の一方が充電さ
れ、この充電されたコンデンサ側からノア回路ＮＯＨに
供給される信号は″Ｌ”レベル、他方は放電され、＠Ｈ
”レベルの信号がノア回路Ｎ０ＲＫ供給される。
従って、発振停止時にはノア回路ＮＯＨの出力信号ＯＵ
Ｔ、すなわち発振検出回路の出力＃−１＠Ｌ”しくルと
なる。
Ｔ、すなわち発振検出回路の出力＃−１＠Ｌ”しくルと
なる。
次に、発振が継続している場合には、発振回路で発生さ
れた基準信号は、分周回路で分周されて８ＫＨｚの矩形
波信号φとなって入力端子ＩＮに入力されている。この
場合、コンデンサＣ，，Ｃ，はそれぞれトランジスタＴ
ｒＬ、Ｔ ｒｚの導通、非導通の繰り返しに対応して
、８ＫＨｚの１／２の時間充電され次のタイミングで抵
抗Ｒ１ａＲｍにより放電されるサイクルを交互に縁返す
、この時、充電の時定数は放電の時定数に比べて十分に
小さくとっであるので、トランジスタ”ｉ、Ｔｒｌのド
レインはそれぞれ＠Ｌ”レベルとなる。従って発振時に
は発振検出回路の出力は＠Ｈ”レベルとなる０以上親切
したように、第１図の発振検出回路は、発振時には”Ｈ
”レベルを、発振停止時には＠Ｌルベルを保持すること
により、発振の継続および停止を検量する。
れた基準信号は、分周回路で分周されて８ＫＨｚの矩形
波信号φとなって入力端子ＩＮに入力されている。この
場合、コンデンサＣ，，Ｃ，はそれぞれトランジスタＴ
ｒＬ、Ｔ ｒｚの導通、非導通の繰り返しに対応して
、８ＫＨｚの１／２の時間充電され次のタイミングで抵
抗Ｒ１ａＲｍにより放電されるサイクルを交互に縁返す
、この時、充電の時定数は放電の時定数に比べて十分に
小さくとっであるので、トランジスタ”ｉ、Ｔｒｌのド
レインはそれぞれ＠Ｌ”レベルとなる。従って発振時に
は発振検出回路の出力は＠Ｈ”レベルとなる０以上親切
したように、第１図の発振検出回路は、発振時には”Ｈ
”レベルを、発振停止時には＠Ｌルベルを保持すること
により、発振の継続および停止を検量する。
しかし、上記発振検出回路は、動作時の消費勤′力が多
く、電子時計に斐求されている低消費電力性の点から電
子時計に内臓するには問題があった。さらに、コンデン
サＣ１ｐＣ！の放電の時定数を十分に大きな値にするた
めには、負荷抵抗Ｒ１＊Ｒ１は数ｌＯメガオームのイ１
７＋にする必要があり：このような大きな値の抵抗をＬ
ＳＩに内蔵するには、ＭＯＳトランノスタで形成しても
そのｒ−）長を通常の回路で用いられるトランジスタの
１００倍程度も大きくしなければならず、占有面積が大
きく問題となる。
く、電子時計に斐求されている低消費電力性の点から電
子時計に内臓するには問題があった。さらに、コンデン
サＣ１ｐＣ！の放電の時定数を十分に大きな値にするた
めには、負荷抵抗Ｒ１＊Ｒ１は数ｌＯメガオームのイ１
７＋にする必要があり：このような大きな値の抵抗をＬ
ＳＩに内蔵するには、ＭＯＳトランノスタで形成しても
そのｒ−）長を通常の回路で用いられるトランジスタの
１００倍程度も大きくしなければならず、占有面積が大
きく問題となる。
ところで、現在の電子時計においては、小形化への要蹟
から小形電池を１ケ使用するものが多く、その使用でき
る電力容量に制約がある一方、電池の交換回数を減らす
ことに対する要求も大であり、この対策として電子時開
の動作消費電流を減少させるための多大な努力がなされ
ていることは衆知の事実である。またこの分野において
は、集積密度を向上するために各回路プロ、りの占肩面
積を可能な限シ縮小することにも多大な努力が払われて
いることも良く知られている。
から小形電池を１ケ使用するものが多く、その使用でき
る電力容量に制約がある一方、電池の交換回数を減らす
ことに対する要求も大であり、この対策として電子時開
の動作消費電流を減少させるための多大な努力がなされ
ていることは衆知の事実である。またこの分野において
は、集積密度を向上するために各回路プロ、りの占肩面
積を可能な限シ縮小することにも多大な努力が払われて
いることも良く知られている。
この発明は上記のような事情を鑑みてなされたもので、
その目的とするところは、消費電力が少なく且つ占有面
積の小さい発振検出回路を提供することである。
その目的とするところは、消費電力が少なく且つ占有面
積の小さい発振検出回路を提供することである。
以下、この発明の一夾施例について図面を参照して説明
する。
する。
第２図はその構成を示すもので、第１Ｎ源線１１と第２
電源線１２との間に負荷抵抗Ｒとトランジスタ” ’＠
ｅ Ｔ １４からなるＣ−ＭＯｓインバータ回路１３
が直列接続されるとともに１このインバータ回路りと並
列にトランジスタＴｒｙ。
電源線１２との間に負荷抵抗Ｒとトランジスタ” ’＠
ｅ Ｔ １４からなるＣ−ＭＯｓインバータ回路１３
が直列接続されるとともに１このインバータ回路りと並
列にトランジスタＴｒｙ。
Ｔｒ−から成るインバータ回路１４が接続される。
上記インバータ回路１３．１４の出力端と第１電源１ｓ
１１との間には、コンデンサＣ１ｔｅｌが接続される。
１１との間には、コンデンサＣ１ｔｅｌが接続される。
そして、上記インバータ回路１−３１１Ｃ矩形波信号φ
を供給するとともに、インノぐ一夕回路（−！にはイン
バータ回路ＮＯＴを介して信号を供給して導通制御する
。上記インバータ回路１−３ 、１４の出力はノア回路
ＮＯＨに供給し、この回路の出力端子ＯＵＴから出力信
号を得るようにして成る。
を供給するとともに、インノぐ一夕回路（−！にはイン
バータ回路ＮＯＴを介して信号を供給して導通制御する
。上記インバータ回路１−３ 、１４の出力はノア回路
ＮＯＨに供給し、この回路の出力端子ＯＵＴから出力信
号を得るようにして成る。
上記のような発振検出回路において動作を説明する。こ
ζで、第１．第２を源１ｆＭ １１ ＊ １２の電圧、
コンデンサＣ１５Ｃ１の容量、負荷抵抗Ｒ１および入力
端子１３に印加される矩形波信号φは第１図の場合と同
一条件とする。また、トランジスタＴｒＪ〜Ｔｒ−はゲ
ート・ソース間電圧が１．５ｖの時の飽和領域のソース
・ドレイン間電流が１０μＡ程度のものとする。
ζで、第１．第２を源１ｆＭ １１ ＊ １２の電圧、
コンデンサＣ１５Ｃ１の容量、負荷抵抗Ｒ１および入力
端子１３に印加される矩形波信号φは第１図の場合と同
一条件とする。また、トランジスタＴｒＪ〜Ｔｒ−はゲ
ート・ソース間電圧が１．５ｖの時の飽和領域のソース
・ドレイン間電流が１０μＡ程度のものとする。
まず、発振が停止している場合には、矩形波ｉ′。
信号φは１Ｈ＃レベルまたは＠Ｌ”レベルのいずれか一
方で停止しており、どちらの場合もコンデンサＣ１ある
いはＣ雪のうち一方は、トランジスタＴｒ４ｉるいｔｆ
Ｔｒ＠を介して充電されており、他方はトランジスタＴ
ｒｓあるいはＴｒＩ、および負荷抵抗Ｒを介して放電さ
れている。この時充電されているコンデンサ側からノア
回路に供給される信号け゛Ｌ″レベル、放電側は１Ｈ″
レベルである。従って発振停止時にはこの発振検出回路
の出力は＠Ｌｍレベルとなる。
方で停止しており、どちらの場合もコンデンサＣ１ある
いはＣ雪のうち一方は、トランジスタＴｒ４ｉるいｔｆ
Ｔｒ＠を介して充電されており、他方はトランジスタＴ
ｒｓあるいはＴｒＩ、および負荷抵抗Ｒを介して放電さ
れている。この時充電されているコンデンサ側からノア
回路に供給される信号け゛Ｌ″レベル、放電側は１Ｈ″
レベルである。従って発振停止時にはこの発振検出回路
の出力は＠Ｌｍレベルとなる。
次に、発振が継続している場合には、コンデンサＣ１ｐ
Ｃ２はそれぞれトランジスタＴｒ４５Ｔｒ・を介して充
電され、トランジスタＴｒ３１Ｔｒｇおよび負荷抵抗Ｒ
を介して放電される。この時、ｈ−電および放電サイク
ルは共に８ＫＨ８の１／２周期に設定してあり、コンデ
ンサＣ１。
Ｃ２はそれぞれトランジスタＴｒ４５Ｔｒ・を介して充
電され、トランジスタＴｒ３１Ｔｒｇおよび負荷抵抗Ｒ
を介して放電される。この時、ｈ−電および放電サイク
ルは共に８ＫＨ８の１／２周期に設定してあり、コンデ
ンサＣ１。
Ｃ，の充放電は、一方が充電されている間は他方が放電
される関係にあシ、この充放電サイクル／ｄ８ＫＨｚの
周波数で順次繰シ返される。この時、コンデンサＣ，，
Ｃ，の充電の時定数は放電の時定数に比べて十′”４小
さく設定しであるので、トランジスタＴｒｌとＴｒ４お
よびＴｒＩとＴｒ・との！＆続点の電位はそれぞれ１Ｌ
＃レベルとなる。
される関係にあシ、この充放電サイクル／ｄ８ＫＨｚの
周波数で順次繰シ返される。この時、コンデンサＣ，，
Ｃ，の充電の時定数は放電の時定数に比べて十′”４小
さく設定しであるので、トランジスタＴｒｌとＴｒ４お
よびＴｒＩとＴｒ・との！＆続点の電位はそれぞれ１Ｌ
＃レベルとなる。
従って、発振検出回路の出力信号は＠Ｈ“レベルとなる
。上述したように第２図の回路においても第１図の回路
と同様に、発振の継続および停止が検出できる。
。上述したように第２図の回路においても第１図の回路
と同様に、発振の継続および停止が検出できる。
このような構成によれば、発振検出回路において大面積
を占めていた負荷抵抗は１ケで良く占有面積を約１／２
に減少できる。すなわち、負荷抵抗の抵抗値は消費電力
と放電の９ｑｒ定数とのかねあいで決定されるため、一
般には数１０メガオーム必要であり、この抵抗をＭＯＳ
）ランノスタで形成すると、上述したようにそのｒ−
）長は、発振検出回路を構成する他のトランジスタと同
−ｆ−）幅とすると約１００倍程度必要であり、発振検
出回路の全面積ののうちほとんどの部分が負荷抵抗Ｒで
占められているからである。この負荷抵抗Ｒの役割は放
電サイクルにある側のコンデンサに充電された電荷を放
電させることであり、発振停止時および発振継続時いず
れの場合においても２つのコンデンサが同時に放電サイ
クルになることはないため、負荷抵抗を共用することに
より発振検出回路の特性が悪化することはない。
を占めていた負荷抵抗は１ケで良く占有面積を約１／２
に減少できる。すなわち、負荷抵抗の抵抗値は消費電力
と放電の９ｑｒ定数とのかねあいで決定されるため、一
般には数１０メガオーム必要であり、この抵抗をＭＯＳ
）ランノスタで形成すると、上述したようにそのｒ−
）長は、発振検出回路を構成する他のトランジスタと同
−ｆ−）幅とすると約１００倍程度必要であり、発振検
出回路の全面積ののうちほとんどの部分が負荷抵抗Ｒで
占められているからである。この負荷抵抗Ｒの役割は放
電サイクルにある側のコンデンサに充電された電荷を放
電させることであり、発振停止時および発振継続時いず
れの場合においても２つのコンデンサが同時に放電サイ
クルになることはないため、負荷抵抗を共用することに
より発振検出回路の特性が悪化することはない。
また、発振検出回路の動作消費電流は、負荷抵抗での放
電成分と、それ以外の発振検出回路を構成するＭＯＳ
）ランジスタのゲート容１で消費される充放電成分があ
るが、このＭＯＳ ）ランノスタのｒ−ト容Ｍは十分小
さいので、負荷抵抗による放電電池が主なものである。
電成分と、それ以外の発振検出回路を構成するＭＯＳ
）ランジスタのゲート容１で消費される充放電成分があ
るが、このＭＯＳ ）ランノスタのｒ−ト容Ｍは十分小
さいので、負荷抵抗による放電電池が主なものである。
第１図に示し六回路では、発振継続時コンデンサＣ１。
Ｃ怠とトランジスタＴｒ１＃Ｔｒ！との接続点はそれぞ
れ”Ｌ”レベルとなっているので、負荷抵抗Ｒ１ｙＲ１
で消費される電流はｒ（１，５Ｖ／１５ＭΩ）Ｘ２＝２
００ｎＡＪである。こｔに対し、第２図にボした発振検
出回路の負荷抵抗Ｒで消費される電流は［（１゜５Ｖ／
１５ＭΩ）Ｘ１＝１００ｎＡ Ｊとなシ、ｖ２に減少で
きる。したがって、１００ｎＡの電流を削減できること
になる。この１００ ｎＡという値は、今日の電子時計
では全消費電流が１μＡ以下のものがあることを考慮す
ると、低消費電力をはかる上では大きな値である。
れ”Ｌ”レベルとなっているので、負荷抵抗Ｒ１ｙＲ１
で消費される電流はｒ（１，５Ｖ／１５ＭΩ）Ｘ２＝２
００ｎＡＪである。こｔに対し、第２図にボした発振検
出回路の負荷抵抗Ｒで消費される電流は［（１゜５Ｖ／
１５ＭΩ）Ｘ１＝１００ｎＡ Ｊとなシ、ｖ２に減少で
きる。したがって、１００ｎＡの電流を削減できること
になる。この１００ ｎＡという値は、今日の電子時計
では全消費電流が１μＡ以下のものがあることを考慮す
ると、低消費電力をはかる上では大きな値である。
なお、この発明は上記実施例に限定されるものではなく
、コンデンサＣ１ｙＣ１の一端を縞１電源線１１に接続
したが、充放電を交互に繰り返せば良いので、第２電源
＆１１２に接続しても同様な効果が得られる。
、コンデンサＣ１ｙＣ１の一端を縞１電源線１１に接続
したが、充放電を交互に繰り返せば良いので、第２電源
＆１１２に接続しても同様な効果が得られる。
以上説明したようにこの発明によれば、入力信号が供給
される第１＃第２のインバータ回路をＣ−ＭＯ８構成と
するとともにこのインバータ回路それぞれに１ケの負荷
抵抗を介して１ｍを供給するようにしたので、低消費電
力で且つ占有面積の小さい発振検出回路が得られる。
される第１＃第２のインバータ回路をＣ−ＭＯ８構成と
するとともにこのインバータ回路それぞれに１ケの負荷
抵抗を介して１ｍを供給するようにしたので、低消費電
力で且つ占有面積の小さい発振検出回路が得られる。
第１図は従来の発振検出回路を示す図、第２図はこの発
明の一実施例に係る発振検出回路を示す図である。 １１．１２・・・電源線、１３ｅ１４・・・インバータ
回路、Ｔｒｌ〜Ｔｒ６・・・トランジスタ、Ｒ・・・負
Ｍ抵抗、ＮＯＲ・・・ノア回路、ＩＮ・・・入力信号。
明の一実施例に係る発振検出回路を示す図である。 １１．１２・・・電源線、１３ｅ１４・・・インバータ
回路、Ｔｒｌ〜Ｔｒ６・・・トランジスタ、Ｒ・・・負
Ｍ抵抗、ＮＯＲ・・・ノア回路、ＩＮ・・・入力信号。
Claims (1)
- 入力信号およびこの入力信号の反転信号で導通制御され
る第１．第２のインバータ回路と、このインバータ回路
の出力端と、一方の電源との間にそれぞれ接続される第
１．第２のコンデンサと、上記インバータ回路それぞれ
に電流を供給するｔ＋＝ｉｌ−２℃負荷抵抗と、上記第
１゜第２のインバータ回路の出力が供給されこれらの出
力が交互に反転する発振状態か否かを検出する論理回路
とを具備することを特徴とする発振検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8743582A JPS58204607A (ja) | 1982-05-24 | 1982-05-24 | 発振検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8743582A JPS58204607A (ja) | 1982-05-24 | 1982-05-24 | 発振検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58204607A true JPS58204607A (ja) | 1983-11-29 |
| JPH0259643B2 JPH0259643B2 (ja) | 1990-12-13 |
Family
ID=13914785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8743582A Granted JPS58204607A (ja) | 1982-05-24 | 1982-05-24 | 発振検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58204607A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5151666A (en) * | 1991-01-30 | 1992-09-29 | Nec Corporation | Oscillation stoppage detection circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51150259A (en) * | 1975-06-18 | 1976-12-23 | Seikosha Co Ltd | Supervisory and control device for oscillator |
-
1982
- 1982-05-24 JP JP8743582A patent/JPS58204607A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51150259A (en) * | 1975-06-18 | 1976-12-23 | Seikosha Co Ltd | Supervisory and control device for oscillator |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5151666A (en) * | 1991-01-30 | 1992-09-29 | Nec Corporation | Oscillation stoppage detection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0259643B2 (ja) | 1990-12-13 |
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