JPS59230167A - 電源電圧検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はＣＭＯ８形集積形路積回路する仁とができる
電源電圧検出回路に関するものである。

一般に、ＣＭＯ８形スタティックＲＡＭは非動作状態の
時の消費電力が極めて小さいため、停電時に電池によシ
容易に記憶データを保持し続けることができる。そのた
め、データが消えてはならない機器を中心に幅広く使用
されている。

第１図は従来の電源電圧検出回路を備えたＣＭＯ８形ス
タティックＲＡＭを示す概略ブロック図である。同図に
おいて、（１）は電源電圧ＶＣＣＩの電源回路、（２）
は停電力どにより電源電圧ＶＣＣ，が徐々に低下し、所
定値になったことを検出して出力線（２ａ）が１１．ル
ベルになる電源電圧検出回路、（３）は電源端子（３ａ
）およびチップセレクト（而）信号入力端子（３ｂ）を
もつｃＭｏｓ−ＲＡＭ、（４）はバックアップを行なう
バックアップ用電池、（５）は出力線（５ａ）にチップ
セレクト（斥）信号を出力するＣＳ信号発生ロジック回
路、（６）はナンド回路、（７ａ）および（７ｂ）　ｔ
−ｉ電池切９換え用のダイオードである０ 次に、上記構成によるＣＭＯ８形スタティックＲＡＭの
動作について第２図を参照して説明する。

まず、通常の動作時では電源回路（１）の電源電圧は高
い電圧Ｖａｃｔ　（例えば５Ｖ）になっておシ、バック
アップ用電池（４）は低い電圧ＭＬ（例えば３Ｖ）であ
る。したがって、０ＭＯ８−ＲＡＭ（３）の電源端子（
３ｍ）にはダイオード（７色）を通して第２図の直線Ａ
で示す電圧Ｖｃｃｉ　（例えば４．４Ｖ程度）が供給さ
れる。したがって、ダイオード（７ｂ）は逆バイアスと
なシ非導通状態である。また、電源電圧検出回路（乃の
出力線（２ｍ）は第２図の直線Ｂで示すように１Ｈルベ
ルである。このため、ＣＭＯＳ　−ＲＡＭ（３）のａＳ
信号入力端子（３ｂ）にはＣ８信号発生ロジック回路（
５）から出力線（５ａ）、ナンド回路（６）ヲ介して１
Ｌルベルである。次に、停電などによ）、電源回路（１
ンの機能が止まシ、電源電圧ＶＣＣ！１が第２図の直線
Ｃで示すように徐々に低下し始める。この電源電圧Ｖｃ
ｃｔがある程度下がると、電源電圧検出回路（２）が動
作し、出力線（２ａ）が′Ｌルベルになる。また、チッ
プセレク）　（Ｃ８）信号は強制的に１Ｈルベルになる
。したがって、このチップセレクト（Ｃ８）信号が１Ｈ
ルベルになると０ＭＯ８−ＲＡＭ（３）は書き込みも、
読み出しもできない非選択状態になシ、同時に消費電力
も極めて小さな値となる。そして、電源電圧Ｖ　ｃ　ｃ
　ｔが更に下がると、０ＭＯ８−ＲＡＭ（３）の電源端
子（３＆）に印加する電圧Ｖ　ｃ　ｃ　ｚも低下する。

この電圧ＶＣＣ２の低下により、ダイオード（’ｒｂ）
が導通状態になシ、０ＭＯ８−ＲＡＭ（３）の電源端子
（３ａ）にはバックアップ用電池（４）の電圧、例えば
２．４ｖ程度の電圧が供給される。そして、電源電圧Ｖ
ＣＣ１が更に低下すると、ダイオード（７ａ）は非導通
状態となシ、電源電圧ＶＣＣＩと電源電圧Ｖｃｃｚとは
分離される。このように、０ＭＯ８−ＲＡＭ（３）への
誤書き込みを防止するためにも、消費電力を押えるため
にも、チップセレクト（Ｃ８）信号を１Ｈルベルにする
ことは必須不可欠である。

しかしながら、従来の電源電圧検出回路では０ＭＯ８−
ＲＡＭに使用する場合、外部部品の点数が多いため、小
形化できず、０ＭＯ８−ＲＡＭに内蔵することができな
い。しかも電池によるバックアップを行なうため、外部
コントロール回路を必要とするなどの欠点があった。

したがって、この発明の目的は外部部品点数を減らすこ
とが可能であｌ）、０ＭＯ８−ＲＡＭに内蔵可能にし、
０ＭＯ８−ＲＡＭの電圧が降下したとき、　０ＭＯ８−
ＲＡＭを自動的に非選択にすることができる電源電圧検
出回路を提供するものである。

このような目的を達成するため、電源端子と第１端子と
の間に接続された少なくとも１個の整流性素子と、ドレ
インがこの第１端子に接続され、ソースが第２端子に接
続され、ゲートが前記電源端子に接続されるトランジス
タと、前記第１端子と電源線もしくは接地線との間に接
続された容量性素子とを備えるものであり、以下実施例
を用いて詳細に説明する。

第３図はこの発明に係る電源電圧検出回路の一実施例を
示す回路図である。同図において、（８）は電源電圧Ｖ
ｃｃが印加する電源端子、（９）はドレインが第１端子
Ｂに接続され、ソースが第２端子Ｃに接続され、ゲート
が電源端子（８）に接続されるＮチャンネル形トランジ
スタ、　（１０）はＰチャンネル形トラ？ジスタ、（１
１ａ）および（１１ｂ）はそれぞれ容量が０１およびＣ
２（ただしＣｔ　＞　Ｃ２）のコンデンサ、（１２）は
あらかじめ図示せぬ回路によシ、あらかじめＯｖにリセ
ットされる制御線である。

なお、前記コンデンサ（ｌｌｂ）は内部の寄生容量であ
る。

次に上記構成による電源電圧検出回路の動作について第
４図を参照して説明する。まず、電源端子（８）に定常
の電源電圧ＶＣＣが印加されている場合、Ｎチャンネル
形トランジスタ（９）は導通状態のため、第１端子Ｂは
との導通状態のＮチャンネル形トランジスタ（９）を通
してＶｃｃ　　ＶτＨ１の電圧に充電されている。ただ
し、■Ｔ旧はＮチャンネル形トランジスタのスレショー
ルド電圧である。このとき、制御線（１２）は図示せぬ
回路によシ予めＯＶにリセットされているものとする。

そして、Ｐチャンネル形トランジスタ（１０）は非導通
状態であるから、第２端子ｃｉＪ：ｏｖに保たれている
。次に、時刻ｔ□で、停電などによシ、電源端子（８）
に印加する電源電圧ＶＣＣが第１図に示すように降下し
始めたとすると、Ｎチャンネル形トランジスタ（９）は
電源端子（８）から第１端子Ｂの方向には電流を流すが
、第１端子Ｂから電源端子（８）の方向には電流を流さ
ないダイオードなどの整流性素子の働きをするため、電
源電圧Ｖｃｃが下がると、このＮチャンネル形トランジ
スタ（９）は非導通状態になシ、第１端子Ｂはフローテ
ィング状態になる。さらに、電源電圧ＶＣＣが降下する
時刻ｔ２においては電源電圧ＶＣＣが第１端子Ｂの電圧
よ勺Ｖｔｎｚだけ低くなると、Ｐチャンネル形トランジ
スタ（１０）は導通状態になる。ここで、ｖＴＨ２はＰ
チャンネル形トランジスタ（１０）のスレショールド電
圧である。したがって、このＰチャンネル形トランジス
タ（１０）が導通状態になると、コンデンサ（１１ｍ）
および（ｌｌｂ）が並列に接続されるため、第１端子Ｂ
と第２端子Ｃの電圧はコンデンサ（１１ｍ）の容量ＣＩ
とコンデンサ（１１ｂ）の容量Ｃ２の比で決定される値
になる。しかも、容量ＣＩ＞容量Ｃ２に設定されている
ため、この電圧は第１端子Ｂの初期の電圧にｔｌは等し
い。

また、第２端子Ｃの信号をもとに内部のチップセレク）
　（Ｃ８）信号を発生するように設計しておくと、時刻
ｔ２以後では０ＭＯ８−ＲＡＭは自動的に非選択状態に
なる。このように、電源電圧ＶＣＣが（ＶＴａ１＋Ｖｔ
５ｉｚ　）だけ定常状態より降下すると動作するように
構成されているので、スレショールド電圧ＶＴＨＩおよ
びＶｔｕｚ’を適当な値に設定することによシ、検出感
度を任意に設定できる。また、コンデンサの充放電のみ
を利用するため、直流電流は全く流れない。しかも、０
ＭＯ８−ＲＡＭ本体は非選択時には直流電流は全く流れ
ないため、０ＭＯ８−ＲＡＭに内蔵される電圧検出回路
にもこの要求を充分に満足することができる。

第５図はこの発明に係る電源電圧検出回路の他の実施例
を示す回路図である。同図において、（１３）はスレシ
ョールド電圧ＶＴＲ３ｋもつＮチャンネル形トランジス
タである。この実施例では電源端子（８）と第１端子Ｂ
との間には２個のＮチャンネル形トランジスタ（９）お
よび（１３）が接続されている。

このため、第１端子Ｂの初期電圧は第６図に示すように
、Ｖｃｃ　−（Ｖｔｎ１＋　ＶｒＨｓ　）となる。した
がって、検出電圧は定常電圧よ’）　（ＶＴＩＩＩ　＋
　ＶＴａｚ＋Ｖｔｎ３）だけ低い値になる。りまシ、Ｎ
チャンネル形トランジスタ（１３）を設けることによシ
、検出電圧を第６図に示すようにスレショールド電圧Ｖ
ＴＨ３だけ下げることができる。

なお、上述の実施例では電源端子と第１端子の間に２個
のトランジスタを設けた場合について説明したが、３個
以上のトランジスタを設けてもよいことをもちろんであ
る。さらに、これらのトランジスタの代シにダイオード
を設けてもよいことはもちろんである。また、上述の実
施例では０ＭＯ８−ＲＡＭについて述べたがこれに限定
せず、すべてのＣＭＯＳ集積回路に適用できることはも
ちろんである。

以上詳細に説明したように、この発明に係る電源電圧検
出回路によれば外部部品点数が少なく、しかＩｃＭＯ８
形集積回路に内蔵可能で、かつ直流電流が全く消費され
ないなどの効果がある。

【図面の簡単な説明】

第１図は従来の電源電圧検出回路を備えたＣＭＯ８形ス
タティックＲＡＭを示す概略ブロック図、第２図は第１
図の動作を説明するためのタイミング図、第３図はこの
発明に係る電源電圧検出回路の一実施例を示す回路図、
第４図は第３図の動作を説明するためのタイミング図、
第５図はこの発明に係る電源電圧検出回路の他の実施例
を示す回路図、第６図は第５図の動作を説明するための
タイミング図である。 （１）・・・・電源回路、（２）・・・・電源電圧検出
回路、（３）・・・ΦＣＭＯ８−ＲＡＭ、（４）・・・
・バックアップ用電池、（５）・・・・Ｃ８信号発生ロ
ジック回路、（６）・・・・ナンド回路、（７ａ）およ
び（１ｂ）・ｍｓ・ダイオード、（８）・・・−電源端
子、（９）・・・・Ｎチャンネル形トランジスタ、（１
０）・・・−Ｐチャンネル形トランジスタ、（１１ａ）
および（１１ｂ）・・・・コンデンサ、（１２）・・・
・制御Ｌ　（１３）・・・・Ｎチャンネル形トランジス
タ。 なお、図中、同一符号は同一または相当部分を示す。 代理人　大岩増雄 第１図 第２図 １Ｍ１ 第３図 第４図

Claims (1)

【特許請求の範囲】
1. 電源端子と第１端子との間に接続された少なくとも１個
   の整流性素子と、ドレインが仁の第１端子に接続され、
   ソースが第２端子に接続され、ゲートが前記電源端子に
   接続されるトランジスタと、前記第１端子と電源線もし
   くは接地線との間に接続された容量性素子とを備えたこ
   とを特徴とする電源電圧検出回路。