JPS5820211B2 - 電圧検出リレ− - Google Patents

Description

【発明の詳細な説明】 本発明は、電圧検出リレーに関するものである。

第１図は従来の１巻線ラッチングリレーを用いた電圧検
出リレーの回路を示すものである。

従来の回路は直流電源１を接続する電源入力端２１゜２
２の間に抵抗Ｒ１を介してツェナダイオードＺＤを接続
して基準電圧回路部を構成し、更に電源入力端２０，２
２の間に抵抗Ｒ２、可変抵抗Ｒ３、抵抗Ｒ４の直列回路
を接続して信号電圧回路部を構成し、これらの基準電圧
回路部によって得られたツェナダイオードＺＤの定電圧
及び、信号電圧回路部にて得られる電源電圧の抵抗分割
電圧を夫・夫電圧比較器３に入力して比較し、その比較
出力を、電源入力端２１．２２間に直列接続したＮＰＮ
型のトランジスタＴ ｒ １ と、ＰＮＰ型のトラン
ジスタＴｒ２のベースに夫々入力せしめ、比較出力が１
Ｈ“のときに、トランジスタＴｒ、 をオンしてコンデ
ンサＣ１と、ラッチングリレーの励磁コイルにとの直列
回路に電流を流してラッチングリレーを駆動し、比較出
力力（’ Ｌ１２のときにトランジスタＴｒ２をオンし
てコンデンサＣ１に充電した電荷をトランジスタＴｒ２
と、ラッチングリレーを復帰駆動するものである。

ところで、かかる従来例回路は、基準電圧を得るための
回路にツェナダイオードを用いるため消費電力が大きい
上に、温度特性が悪く、その上信号電圧回路等を要し、
回路構成が複雑となり、また電圧比較器を用いるためコ
ストも高いという欠点があった。

本発明は上述のような欠点に鑑みてなされたもので、そ
の目的とするところは、電力消費が少なくて電池機器に
使用しても経済的で、その上、検出電圧信号が、回路電
源を兼ね、更に検出電圧精度、温度特性等の性能が優れ
た電圧検出リレーを提供するにある。

以下本発明を一実施例にて説明する。

第２図は第１実症例の回路を示し、電源入力端２．．２
□間に、Ｎチャンネル型の電界効果型トランジスタＦＥ
Ｔと、可変抵抗からなる電流制限抵抗ＶＲと、抵抗Ｒ５
との直列回路を接続し、電流制限抵抗■Ｒと高抵抗値の
抵抗Ｒ５との間に電界効果型トランジスタＦＥＴのゲー
トを接続し、更に電源入力端２．、２２間にプログラマ
ブルユニジャンクショントランジスタ（以下ＰＵＴと略
す：と、抵抗からなる電流制限要素４との直列回路を接
続するとともにＰＵＴのゲートを電界効果型トランジス
タＦＥＴのソースに接続して電圧検出スイッチング回路
５を構成している。

電流制限要素４にはダイオードＤ１ とコンデンサＣ
１とを介して、１巻線ラッチングリレーの励磁コイルＫ
を並列に接続し、ＰＮＰ型トランジスタＴｒ３のベース
を前記ダイオードＤ１ のアノードに、エミッタをカソ
ードに夫々接続し、コレクタを電源入力端２□に接続し
て、これらのラッチングリレーの励磁コイルにと、トラ
ンジスタＴ ｒ ３等で出力回路６を構成する。

しかして、可変抵抗器からなる電流制限抵抗ＶＲと、抵
抗Ｒ５の値を適宜設定して、電流制限抵抗ＶＲと抵抗Ｒ
５との両端に一定の電圧が生じることになり、この電圧
が基準電圧となる。

第３図、第４図はこの電圧の発生のしくみを説明するた
めの原理回路図であり、第３図は接合型Ｎチャンネルの
電界効果型トランジスタＦＥＴを用いた定電流回路を示
し、かかる回路構成において回路電流ＩＤは （（ＶＧＳ−■ＤＲ８′であるので）） となる。

ここでＩＤ５Ｓ、ＶＰ は共に電界効果型トランジスタ
ＦＥＴの持つ定数であるため、回路電流ＩＤは抵抗ＲＳ
／にて制御されることになる。

この点に鑑みて形成されたのが第４図に示す定電圧回路
であり、この回路において、抵抗Ｒ８をある値Ｒ８１に
設定すると、電界効果型トランジスタＦＥＴは上記■式
から、電界効果型トランジスタＦＥＴに流れる電流■ハ
は、 ＩＤ、の電流を流し得る回路構成となる。

〈逆に言えばＶＤＤをいくら高くしても電流ＩＤ、より
大きな電流は流れない〉さて直流電源１のＶＤＩ）を０
〔Ｖ〕から序々に高くしていく動作において、抵抗Ｒ８
、ＲＬの両端電圧ＶＸがＶｘ＝（Ｒ８１＋ＲＬ）ＩＤ、
）ＶＤＤ（第５図のＸの領域）となる領域においては電
界効果型トランジスタＦＥＴのドレイン・ソース間は短
絡された形となる。

（実際には２００Ω〜５００Ωの電界効果型トランジス
タＦＥＴの内部インピーダンスがある。

）またＶＸ二（Ｒ８１＋ＲＬ）ＩＤ、 ＜ＶＤＤ （第
５図のＹの領域）の領域においてはＶＸは、 ＶＸ＝（Ｒ８１＋ＲＬ）ＩＤ、 −Ｖｃｏｎｓｔの電圧
にとどまり、ＶＤＤをさらに高くしてもＶｃｏｎｓｔよ
り大きくはならない。

即ちＲ８＝Ｒ８，とすれば、 ＶＤＤが（Ｒ８１＋ＲＬ）ＩＤ、となるまで、ＶＸ＝Ｖ
ＤＤ ＶＤＤが（Ｒ８１＋ＲＬ ） Ｉ Ｄ、以上になると、
Ｖ Ｘ ＝ Ｖｃｏｎｓ ｔとなる。

ところでこの電圧ＶＸが上記の基準電圧出力となる。

しかして今、電源入力端２１，２□間に印加する直流電
源１の電圧ＶＤＤがＯ〔■〕から徐々に高くなっていく
と、ＶＤＤ≦ＶｃｏｎｓｔではＶＸ＝ＶＤＤとなり、従
ってＰＵＴのアノードゲート間はＯ〔■〕となってＰＵ
Ｔはオフの状態にある。

次いでＶＤＤ≧Ｖｃｏｎｓｔになり、ＶＤＤ≧Ｖｃｏｎ
ｓｔ 十（Ｐ Ｕ Ｔのオフセット電圧）になると、
ＰＵＴのゲート電位はアノード電位より、オフセット電
圧より低くなるためＰＵＴはオンすることとなる。

ＰＵＴがオンする。

！：、ＰＵＴ、 ダイオードＤ１、コンデンサＣ１、ラ
ッチングリレーの励磁コイルにの回路に直流電源１から
電流１１が流わ、コンデンサＣ１を充電する。

この際ラッチングリレーは励磁コイルＫが励磁されて、
作動することとなってリレー接点を反意する。

このときの励磁電流はコンデンサＣ１の充電時間のみ流
れ、それ以後は流れない。

このときトランジスタＴｒ３は逆バイアスされてオフ状
態にある。

ところで、ＰＵＴがオンした状態では、電界効果型トラ
ンジスタＦＥＴのドレイン・ソース間（トランジスタＰ
ＵＴのアノード・ゲート間）のインピーダンスは等両市
には第６図ａ。

ｂ、ｃに示すようになる。

図中ＲＦＥＴは電界効果型トランジスタＦＥＴのインピ
ーダンスである。

しかして図中の電圧ＶＥＢは （ＶＲは電流制限抵抗の抵抗値） となり、従ってインピーダンスＲＦＥＴはトナル。

例えばＶＲ＋Ｒ５＝１ｏｏｏＫ、Ｑ ＶＢＢ＝０．５
（Ｖ）ＶＤＤ二１０．５［Ｖｌとすると、ＲＦＥＴはと
なる。

次にＰＵＴがオン状態から、電源電圧ＶＤＤがさがって
、■Ｄ Ｄ ＝ Ｖｃｏｎｓ ｔとなると、ＶＸ＝ＶＤ
Ｄとなり、電界効果型トランジスタＦＥＴのインピーダ
ンスＲＦＥＴは ＲＦＥＴ＝０〔Ω〕となる。

ところでＰＵＴのアノード・カソード間電流を谷点電流
（アノードゲート抵抗によって定められるアノード・カ
ソード間電流を示す）以下にして、おくれで、アノード
・ゲート抵抗（この場合はＲＰＥＴ）をＯ〔Ω〕に近づ
けるとトランジスタＰＵＴはターンオフすることとなる
。

即ち電流制限要素４の抵抗値を適宜設定してＰＵＴのア
ノード・カソード間電流を谷点電流以下に設定しておく
ことによってＰＵＴはラッチングされずに確実にターン
オフすることとなる。

ＰＵＴがオフすると、トランジスタＴｒ３が順バイアス
されてオンし、コンデンサＣ１の充電々荷をトランジス
タＴｒ３と、ラッチングリレーの励磁コイルにとを介し
て放電し、ＰＵＴのオンの場合と逆方向にラッチングリ
レーの励磁コイルＫに電流１２を流す。

ラッチングリレーはこの励磁によって復帰動作して元の
位置にリレー接点を復帰させる。

図中ｉ３はトランジスタＴｒ３のベース電流の流れを示
す。

第７図は本発明の第２実施例回路を示し、この実施例は
、ＰＵＴのカソードと、電流制限用要素４との間に逆接
続保護用ダイオードＤ２を接続したものである。

即ち例えば、電源入力端２１，２２間に極性を逆にした
直流電源１を接続した場合、回路には電流Ｉａ乃至Ｉｄ
が夫々流れようとするが、電源制限用要素４を介してＰ
ＵＴへ流れようとする電流Ｉａ並びに、トランジスタＴ
ｒ３のコレクタベースを介してＰＵＴへ流れようとする
電流Ｉｂは逆接続保護用ダイオードＤ２によって阻正さ
ヘ トランジスタＴｒ３とＰＵＴの破壊が防げることに
なる。

一方電界効果型トランジスタＦＥＴのゲート・ドレイン
間は順方向となって、ＰＵＴのゲート・アノード間には
ほぼ０．７［Ｖ〕程度しか電圧は現われず、ＰＵＴのゲ
ート・カソード間の保護ができる。

このとき流れる電流Ｉｄは抵抗Ｒ６を介して流れるため
電界効果型トランジスタＦＥＴの破壊も防ぐことができ
る。

ところで、電圧検出精度に関係するのは電源入力端２０
，２□間電圧、電界効果型トランジスタＦＥＴのソース
・ドレイン間電圧、ＰＵＴのアノード・ゲート間電圧で
あって、逆接続保護用ダイオードＤ２ は両記３つの電
圧のいずれにも関係しない位置に挿入しているため何ら
電圧検出精度に影響を与えることはないものである。

第８図は本発明の第３実施例の回路図を示す。

この実施例は第２図実施例に比して一層温度特性を向上
させた回路である。

即ち第２図回路において、電界効果型トランジスタＦＥ
Ｔを用いた定電圧回路の定電圧は、電界効果トランジス
タＦＥＴのドレイン、ソース間電流が少ない領域（１０
μＡ程度）では温度変化に対して正特性を示す。

したがって検出電圧の温度変化分Ｖａは Ｖａ ＝ （ＶＦ’ ＋ｖＰ＋△ＶＰ ） −（ＶＦ’
＋ＶＰ ） ＝ （ＶＦ’−ＶＦ ）十△ＶＰ となる〔但し実験では（ＶＦ’−ＶＦ）＞△ｖｐとなる
。

〕第１０図はそのときの特性図である。従って電界効果
型トランジスタＦＥＴの温度特性によって検出電圧が影
響を受けることになる。

そこで本実施例では、電源入力端２．と、ＰＵＴのアノ
ードとの間にダイオードＤ３を順方向に接続するととも
に、ＰＵＴのアノードと電源入力端２□との間に高抵抗
の抵抗Ｒ６を接続し、ＰＵＴのアノードとゲートとの間
にコンデンサＣ２を接続している。

即ちダイオードＤ３ のオフセット電圧は温度変化に対
して負特性を示し、電界効果型トランジスタＦＥＴの温
度変化の方向をダイオードＤ３の温度変化の方向性が相
反することとなって両者の特性が相殺さへ温度特性が非
常によくなる。

このときの検出電圧の温度変化分Ｖａ’はこれによって
第２図回路に比べて△ＶＤだけ温度変化が少なくなる。

またＰＵＴのオフ状態で、ＰＵＴのアノードはゲートよ
り電位が低く逆バイアスされた形となってノイズに対し
て強くなる。

この場合、ＰＵＴのアノード電位は直流電源１の正極電
位より、ダイオードＤ３のオフセット電圧分だけ低く＜
、電界効果型トランジスタＦＥＴのソース（ＰＵＴのゲ
ート）はほぼ直流電源１の正極電位を示す。

第１１図は第４実施例の回路を示し、かかる実施例回路
はラッチングリレーの動作を一層確実に行わしめるため
の回路であって、電流制限要素４として、ＰＵＴのカソ
ードと、電源入力端２２ との間に、Ｎチャンネル型の
電界効果型トランジスタＦＥＴｏと、抵抗Ｒ７との直列
回路を接続するとともに電界効果型トランジスタＦ Ｅ
Ｔｏのゲートを電源入力端２２に接続して構成せられ
る定電流回路を用いているものである。

即ち電源電圧ＶＤＤが低（なり、ＰＵＴがオフすると、
トランジスタＴｒ３がオンし、コンデンサＣ１の充電々
荷が放電すると、図示する電流１２＋１３が流れること
となる。

電流ｉ３は電流制限要素４を構成する定電流回路に制御
され、一方電流ｉ３は１２＝ｈｆＢ・１３ （ｈｆＥ＊
）ランジスタＴｒ３の電流増幅率）となり、電流波形
はピーク電流ｈｆＥ−ｔ３で第１２図となる。

従って定格電流以上の電流が長い時間流れ、ラッチング
リレーが安定動作するのである。

第１２図中の破線はオフ電圧が低い場合、実線はオフ電
圧が高い場合を示す。

第１３図は第２図回路におけるラッチングリレーの励磁
コイルにの励磁電流を示し、かかる図面からも明らかな
ように破線で示すオフ電圧の低い場合にはリレー接点を
復帰させるに必要な時間ｔ。

以下しか励磁電流が流れず動作が不確実な場合がある。

第１４図は第１１図回路の基本的な回路図を示し、コン
デンサＣ１の放電回路に定電流回路４′を挿入してあっ
て、ラッチングリレーの確実な動作を得るようにしてお
り、スイッチＳＷをＰＵＴにおきかえたのが第１１図実
施例回路である。

第１５図は第５実施例の回路図を示し、かかる実施例に
あっては、電流制限要素４として、ＰＵＴのカソードと
、電源入力端２２ との間にＮチャンネルの電界効果型
トランジスタＦＥＴｏ’と抵抗Ｒ７，Ｒ８との直列回路
を接続するとともに、抵抗Ｒ７，Ｒ８の接続点に電界効
果型トランジスタＦＥＴｏ′のゲートを接続した定電圧
回路を用いたもので、コンデンサＣ１に耐圧が低いコン
デンサを使用できるようにしである。

即ち、ＰＵＴがオン状態のときＰＵＴのアノード・ゲー
ト間電流を谷点電流以下に定電圧回路からなる電流制限
要素４にて設定するとともに、出力電圧ぬ′を一定化す
ることができて、例え電源電圧ＶＤＤが高くなっても出
力回路６への出力は一定電圧となり、第１６図に示すよ
うに出力回路６のトランジスタＴ ｒ １のベース電位
は、定電圧にとどまってトランジスタＴｒ、のエミッタ
出力も、はぼ定電圧回路たる電流制限要素４の設定電圧
と等しくなり、コンデンサＣ１の耐圧は電源電圧ＶＤＤ
がその後それ以上高くなっても前記設定電圧値にしてお
けば良いこととなる。

したがって、コンデンサＣ１の耐圧は電源電圧ＶＤＤに
関係なく、電源電圧ＶＤＤの最大使用電圧が高くても耐
圧の低いコンデンサを用いることができコンデンサＣ１
の形状を小さくできる。

尚出力回路６は電源入力端２□ 、２２間に相補のトラ
ンジスタＴｒ１゜Ｔｒ２を直列に接続してあって、第１
図回路の出力回路部と同様な動作を行なう。

第１７図は本実施例の基本回路を示し、スイッチＳＷを
ＰＵＴにおきかえたのが第１５図実施例である。

第１８図は本発明電圧検出リレーをオフ遅延タイマとし
て利用した実施例回路を示し、第２図回路において電源
入力端２０，２□間にスイッチ５ＶｖＣと、ダイオード
Ｄ４ と、抵抗Ｒ８とを介して平滑コンデンサＣ３を接
続するとともに、この平滑コンデンサＣ３に並列に可変
抵抗Ｒ５を接続して構成せるものである。

即ちスイッチＳＷｏを第２０図ａのように投入すると、
電圧検出スイッチング回路５のａ点における電圧は第１
９図のようにただちに立上がって、電圧検出スイッチン
グ回路５のオン電圧ＶＯＮ以上となり、スイッチＳＷｏ
の投入とほぼ同時に、第２０図すのように出力回路６の
ラッチングリレーを駆動する。

次いでスイッチＳＷｏをオフすると、コンデンサＣ３と
可変抵抗Ｒ６とで決まる時定数にてａ点の電圧は徐々に
降下し、やがて、電圧検出スイッチング回路５のオフ電
圧ＶＯＦＦに達して電圧検出スイッチング回路５は出力
回路６のラッチングリレーを復帰駆動する。

このときのスイッチＳＷｏのオフ時点から。ラッチング
リレーの復帰時点までの時間が、遅延時間ｔ となるの
であるうかように本実施例では、電圧検出スイッチング
回路５が高インピーダンスのため、直流電源１以外に交
流電源を用いてもコンデンサの寿命を長くでき、しかも
コンデンサＣ：と、可変抵抗Ｒ８の時定数で、遅延時間
を決定することができるから、遅延時間精度が良く、ま
た遅延時間を長くでき更に、外部抵抗を用い抵抗分割で
電源電圧を分圧低下させれば１００Ｖ。

２００■の電源電圧に対しても電圧検出ができ、更にラ
ッチングリレーをスナップアクション駆動できるからパ
ワー負荷でも開閉することができるものである。

第２１図は、２巻線ラッチングリレーを用いたもので、
出力回路６は、２巻線ラッチングリレーのセットコイル
に８と、 トランジスタＴｒ、と、トランジスタＴｒ２
と、２巻線ラッチングリレーのリセットコイルＫＲ，と
の直列回路を電源入力端２０，２□間に接続するととも
に、コンデンサＣ１をトランジスタＴｒ２とリセットコ
イルＫＲとの直列回路に並列接続し、両トランジスタＴ
ｒ、、Ｔｒ２のベースを電圧検出スイッチング回路５の
出力に接続している。

しかして、電圧検出スイッチング回路５の出力力ｉ’
Ｈ“のとき、トランジスタＴｒ１がオンして セットコ
イルＫＳ トランジスタＴｒ、、コンデンサＣ１の回路
を介して、電流ｌ５ｅｔが流れてコンデンサＣ１を充電
し、コンデンサＣ１が充電するまでの期間セットコイル
ＫＳを励磁して２巻線ラッチングリレーを駆動するっ電
圧検出スイッチング回路５の出力が“Ｌ“のときトラン
ジスタＴｒ２がオンして、コンデンサＣ，）ランジスタ
Ｔｒ２、リセットコイルＫＲの回路にコンデンサＣ１の
放電々流Ｉ ｒｅｓｅｔが流れて、２巻線ラッチングリ
レーが復帰するのである。

第２２図は２巻線ラッチングリレーを用いた別あ実施例
の回路図を示し、電圧検出スイッチング回路５の電流制
限要素４に並列に、セットコイルＫＳと、ダイオードＤ
と、コンデンサＣ１との直列回路を接続し、更にコン
デンサＣ１に並列に、リセットコイルＫＲとトランジス
タＴｒ３とを並列に接続し、トランジスタＴｒ３のベー
スをセットコイルＫＳとダイオードＤ１ のアノードと
の間に接続したもので、ＰＵＴのオン時にＰＵＴ、セッ
トコイルＫＳ１ ダイオードＤ１、コンデンサＣ１の回
路にコンデンサＣ１の充電々流ｌ５ｅｔを流して、この
充電々流ｌ５ｅｔにてセットコイルＫＳを励磁する。

またＰＵＴのオフ時には、コンデンサＣ１、リセットコ
イルＫＲ，）ランジスクＴｒ３の回路でコンデンサＣ１
の放電々流ｌＲｅ５ｅｔを流し、この放電々流にてリセ
ットコイルＫＲを励磁するのである。

本発明は、直流電源の正極と負極との間にＮチャンネル
の電界効果型トランジスタのドレイン・ソースと電流制
限抵抗と高抵抗値の抵抗との直列回路を接続するととも
に電界効果型トランジスタのゲートを電流制限抵抗と高
抵抗値の抵抗との接続点に接続し、プログラマブルユニ
ジャンクショントランジスタのゲート、アノードを夫々
電界効果型トランジスタのソース、直流電源の正極側に
接続し、プログラマブルユニジャンクショントランジス
タのカソードを、オン状態にアノードカソード間を流れ
る電流を谷点電流以下とする高インピーダンスの電流制
限要素を介して直流電源の負極側に接続して入力電圧を
検出する電圧検出スイッチング回路を有するので、回路
電流をツェナダイオードや、電圧比較器等を用いた回路
の回路電流（約２ ｍ Ａ ）よりも少なく（約１００
μＡ）でき、しかも電流制限抵抗の値を適宜設定するだ
けで、設定電圧（検出電圧）の範囲を広く（約３■乃至
３０■）とることができ、更に温度特性に優れるという
効果を有し、また信号電圧回路等が不要で且つ部品点数
が少なく小型化、ローコスト化が計れ、更に電圧検出ス
イッチング回路のプログラマブルユニジャンクショント
ランジスタのオン時にコンデンサを直流電源に接続して
充電するとともにラッチングリレーを充電々流にて励磁
駆動し、電圧検出スイッチング回路のプログラマブルユ
ニジャンクショントランジスタのオフ時にコンデンサの
充電々荷を放電してこの放電々流にてラッチングリレー
を復帰側へ励磁駆動する出力回路を有するので、検出信
号電圧がラッチング１月／−の電源を兼ねることができ
るというものである。

【図面の簡単な説明】

第１図は従来例の回路図、第２図は本発明の第１実施例
の回路図、第３図、第４図、第５図、第６図ａ、ｂ、ｃ
は同上の動作説明図、第７図は本発明の第２実施例の回
路図、第８図は本発明の第３実施例の回路図、第９図は
同上の動作特性図、第１０図は第１実施例の動作特性図
、第１１図は本発明の第４実施例の回路図、第１２図は
同上の一巻線ラツチングリレーの励磁電流波形図、第１
３図は第１実施例の一巻線ラツチングリレーの励磁電流
波形図、第１４図は第１１図回路の基本回路図、第１５
図は本発明の第５実施例の回路図、第１６図は同上のＰ
ＵＴのカソード電位の変化特性図、第１７図は第１５図
回路の基本回路図、第１８図は本発明の第６実施例の回
路図、第１９図、第２０図ａ、ｂは同上の動作説明図、
第２１図は本発明の第７実施例の回路図、第２２図は本
発明の第８実施例の回路図であり、１は直流電源、４は
電流制限要素、５は電圧検出スイッチング回路、６は出
力回路、ＦＥＴはＮチャンネルの電界効果型トランジス
タ、■Ｒは電流制限抵抗、ＰＵＴはプログラマブルユニ
ジャンクショントランジスタ、Ｋは１巻線ラッチングリ
レーの励磁コイル、ＫＳは２巻線ラッチングリレーのセ
ットコイル、ＫＲは２巻線ラッチングリレーのリセット
コイル、ＣＩはコンデンサである。

Claims (1)

1. 【特許請求の範囲】 １ 直流電源の正極と負極との間にＮチャンネルの電界
   効果型トランジスタのドレイン・ソースと電流制限抵抗
   と高抵抗値の抵抗との直列回路を接続するとともに電界
   効果型トランジスタのゲートを電流制限抵抗と高抵抗値
   の抵抗との接続点に接続し、プログラマブルユニジャン
   クショントランジスタのゲート、アノードを夫々電界効
   果型トランジスタのソース、直流電源の正極側に接続１
   ７、プログラマブルユニジャンクショントランジスタの
   カソードを、オン状態にアノードカソード間を流れる電
   流を谷点電流以下とする高インピーダンスの電流制限要
   素を介して直流電源の負極側に接続して入力電圧を検出
   する電圧検出スイッチング回路と、この電圧検出スイッ
   チング回路のプログラマブルユニジャンクショントラン
   ジスタのオン時にコンデンサを直流電源に接続して充電
   するとともにラッチングリレーを充電電流にて励磁駆動
   し、電圧検出スイッチング回路のプログラマブルユニジ
   ャンクショントランジスタのオフ時にコンデンサの充電
   電荷を放電してこの放電電流にてラッチングリレーを復
   帰側へ励磁駆動する出力回路とを具有して成ることを特
   徴とする電圧検出リレ０ ２ 前記電流制限要素にダイオードとコンデンサとを介
   して一巻線ラツチングリレーの励磁コイルを接続すると
   ともにＰＮＰ型のトランジスタのベース・エミッタを逆
   接続保護用ダイオードのアノード、カソードに夫々接続
   し、コレクタを直流電源の負極側に接続して成ることを
   特徴とする特許請求の範囲第１項記載の電圧検出リレー
   。 ３ Ｎチャンネルの電界効果型トランジスタと抵抗との
   直列回路よりなる定電流回路にて電流制限要素を構成し
   て成ることを特徴とする特許請求の範囲第１項又は第２
   項記載の電圧検出リレー。