JPS58200568A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58200568A JPS58200568A JP57083143A JP8314382A JPS58200568A JP S58200568 A JPS58200568 A JP S58200568A JP 57083143 A JP57083143 A JP 57083143A JP 8314382 A JP8314382 A JP 8314382A JP S58200568 A JPS58200568 A JP S58200568A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0244—I2L structures integrated in combination with analog structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高速動作可能な高耐圧素子と小信号素子を同
−半導体基体上に高度に集積した半導体集積回路装置に
係り、特に乗積注入論理（以下Ｉ”Ｌと略称する。）回
路に適した半導体集積回路装置に関する。
−半導体基体上に高度に集積した半導体集積回路装置に
係り、特に乗積注入論理（以下Ｉ”Ｌと略称する。）回
路に適した半導体集積回路装置に関する。
従来技術によるバイポーラ集積回路の素子分喘万式とし
て、接合分離方式、酸化膜壁分離方式、などがある。接
合分離方式は、素子分離に用いるｐｎ接合の容量が大き
いため、素子の高速化の障害になっていた。また、分離
に必要な面積も大きいため素子の高集積化にも増さない
。酸化膜壁分離方式は、素子分離に酸化膜を用いている
ため、素子分離による容量も小きく、分離に必要な面積
も比較的小さくできる。このため、高速素子を比較的高
密度に集積できる。し力・シ、素子分離用に数μｍの厚
い酸化膜を形成するために、長い熱工程が必要となる。
て、接合分離方式、酸化膜壁分離方式、などがある。接
合分離方式は、素子分離に用いるｐｎ接合の容量が大き
いため、素子の高速化の障害になっていた。また、分離
に必要な面積も大きいため素子の高集積化にも増さない
。酸化膜壁分離方式は、素子分離に酸化膜を用いている
ため、素子分離による容量も小きく、分離に必要な面積
も比較的小さくできる。このため、高速素子を比較的高
密度に集積できる。し力・シ、素子分離用に数μｍの厚
い酸化膜を形成するために、長い熱工程が必要となる。
このため、その前に形成された埋込層が、この長い熱工
程により、上方向、横方向に拡散さｎる。このため、索
子特性の向上に限界がある。特に急峻な不純物分布の埋
込層が必要なＩ”Ｌ素子に対しては適していない。また
、酸化膜壁分離方式では、バードビークと呼ばｎる素子
領域への分離用酸化膜の食い込みがあり、これを考慮し
て、分離領域からある程度離して素子全形成しなげ扛ば
ならない。従って、高集積化にも限界があった。
程により、上方向、横方向に拡散さｎる。このため、索
子特性の向上に限界がある。特に急峻な不純物分布の埋
込層が必要なＩ”Ｌ素子に対しては適していない。また
、酸化膜壁分離方式では、バードビークと呼ばｎる素子
領域への分離用酸化膜の食い込みがあり、これを考慮し
て、分離領域からある程度離して素子全形成しなげ扛ば
ならない。従って、高集積化にも限界があった。
ところで、筒面・１圧リニア素子を形成するためには低
不純物濃度の厚いエピタキシャル層が必要である。しか
し、高耐圧リニア素子とＩ”Ｌ等の小信号素子を同一半
導体基板上に集積する場合、このようなエピタキシャル
噛ヲ用いると、小信号素子、特にＩ”Ｌの逆方向電流利
得や遅延時間等の特性は著しく低下してしまう。そこで
、従来は小信号素子領域のｎ＋型埋込層にｎ型不純物と
して拡散速度の速いリンを用いたリン埋込方式や、小信
号素子領域にｎ型ウェルを形成するＮウェル方式、及び
こｒｌ−らの併用した方式などにより、小信号素子領域
の一ビタキリャ一層の不純物濃度を上げることによって
Ｉ ２Ｔ、 ＝ １低下に対処していた。Ｌ’７）
”Ｌ、ＩＪン埋込万式はエピタキシャル層形成時のリン
址込層からのオートドーピングが太きいこと、及びＩ”
Ｌのペース下の不純物濃度分布がなだらかになってし１
い、Ｉ２Ｌの性能が十分に改善できない等の欠点があっ
た。Ｎウェル方式は、Ｉ！Ｌ部のペース下側のエピタキ
シャル層の不純物濃度ｉｐ型ベース拡散層の不純物濃度
より隔くすることはできないので、Ｉ”Ｌの特性はあま
り改善できないという欠点があった。
不純物濃度の厚いエピタキシャル層が必要である。しか
し、高耐圧リニア素子とＩ”Ｌ等の小信号素子を同一半
導体基板上に集積する場合、このようなエピタキシャル
噛ヲ用いると、小信号素子、特にＩ”Ｌの逆方向電流利
得や遅延時間等の特性は著しく低下してしまう。そこで
、従来は小信号素子領域のｎ＋型埋込層にｎ型不純物と
して拡散速度の速いリンを用いたリン埋込方式や、小信
号素子領域にｎ型ウェルを形成するＮウェル方式、及び
こｒｌ−らの併用した方式などにより、小信号素子領域
の一ビタキリャ一層の不純物濃度を上げることによって
Ｉ ２Ｔ、 ＝ １低下に対処していた。Ｌ’７）
”Ｌ、ＩＪン埋込万式はエピタキシャル層形成時のリン
址込層からのオートドーピングが太きいこと、及びＩ”
Ｌのペース下の不純物濃度分布がなだらかになってし１
い、Ｉ２Ｌの性能が十分に改善できない等の欠点があっ
た。Ｎウェル方式は、Ｉ！Ｌ部のペース下側のエピタキ
シャル層の不純物濃度ｉｐ型ベース拡散層の不純物濃度
より隔くすることはできないので、Ｉ”Ｌの特性はあま
り改善できないという欠点があった。
本発明の目的は、素子分離方法に工夫を加えることによ
り、高周波特性のすぐれた素子を高密度に集積でき、か
つ高耐圧素子と高性能小信号素子を同−半導体基体上に
集積できる、特にＩ”Ｌ回路に適した半導体集積回路を
提供することにある。
り、高周波特性のすぐれた素子を高密度に集積でき、か
つ高耐圧素子と高性能小信号素子を同−半導体基体上に
集積できる、特にＩ”Ｌ回路に適した半導体集積回路を
提供することにある。
上記目的ｔ−達成するためには、本発明による半導体集
積回路装置では、長い熱工程を用いないで素子分離がで
き、さらに基板との容量が少なく、高集積化に適した蝕
刻溝を用いて素子分＠を行なった。また、溝部の段差で
のＡｌ配線の断線を防ぐために、溝内に酸化膜を界して
ポリイミド樹脂等の絶縁性樹脂を充填し表面の平坦化を
行なった。
積回路装置では、長い熱工程を用いないで素子分離がで
き、さらに基板との容量が少なく、高集積化に適した蝕
刻溝を用いて素子分＠を行なった。また、溝部の段差で
のＡｌ配線の断線を防ぐために、溝内に酸化膜を界して
ポリイミド樹脂等の絶縁性樹脂を充填し表面の平坦化を
行なった。
さらに、高吟圧素子の耐圧向上と同時に小信号素子、特
にＩ”Ｌの特性を向上させるために、小信号素子領域の
エピタキシャル層を適度の厚さにエツチングし、尚・１
す圧素子と小信′号素子とでエピタキシャル層の厚さを
変えた。即ち、Ｉ”Ｌ部形成領域の厚さを減するもので
ある。
にＩ”Ｌの特性を向上させるために、小信号素子領域の
エピタキシャル層を適度の厚さにエツチングし、尚・１
す圧素子と小信′号素子とでエピタキシャル層の厚さを
変えた。即ち、Ｉ”Ｌ部形成領域の厚さを減するもので
ある。
以下に実施例を用い本発明の詳細な説明する。
第１図は本発明による実施例の断面概略図である。
本構造では、素子分離に蝕刻溝５を用いることにより、
素子分離による容量を低減し、素子の高速動作を実現す
るとともに、蝕刻溝に絶縁性樹脂９１を充填することに
より、表面を平坦化した。
素子分離による容量を低減し、素子の高速動作を実現す
るとともに、蝕刻溝に絶縁性樹脂９１を充填することに
より、表面を平坦化した。
’Ｅ７’Ｃ１Ｉ”Ｌ領域２００のエピタキシャル層３２
’ｅＮＰＮトランジスタ１００のエピタキシャル層３１
より薄くする０とにより、Ｉ”Ｌの逆方向電流利得や遅
延時間等の特性を改善した。第２図（ａ）〜（ｆ）は、
本実施例の構造を実現する製造工程を説明するための断
面概略図である。
’ｅＮＰＮトランジスタ１００のエピタキシャル層３１
より薄くする０とにより、Ｉ”Ｌの逆方向電流利得や遅
延時間等の特性を改善した。第２図（ａ）〜（ｆ）は、
本実施例の構造を実現する製造工程を説明するための断
面概略図である。
（ａＪ Ｉ）型シリコン基板ｌのＮＰＮ トランジスタ
を形成する領域１００とＩ”Ｌ回路を形成する領域２０
０にｎ９型埋込層２１，２２’ｉ通常の不純物拡散工程
により形成する。その後、厚さ０．５〜５μｍ程度のｎ
型エピタキシャル層３を形成し、その表面に熱酸化工程
などでｓｈｏ、膜９を形成する（第２図（尋）。
を形成する領域１００とＩ”Ｌ回路を形成する領域２０
０にｎ９型埋込層２１，２２’ｉ通常の不純物拡散工程
により形成する。その後、厚さ０．５〜５μｍ程度のｎ
型エピタキシャル層３を形成し、その表面に熱酸化工程
などでｓｈｏ、膜９を形成する（第２図（尋）。
（ｂ）通常のＳｉエツチング技術やドライエツチング技
術を用いて深さ０．５〜５μｍ程度の素子分離月蝕刻溝
５を形成する。高集積化に対しては、従来の弗硝酸やＫ
ＯＨ等のエツチング液を用いるより横方向のエツチング
量の小さいドライエツチング技術を用いる方が望筐しい
（第２図（ｂ））。
術を用いて深さ０．５〜５μｍ程度の素子分離月蝕刻溝
５を形成する。高集積化に対しては、従来の弗硝酸やＫ
ＯＨ等のエツチング液を用いるより横方向のエツチング
量の小さいドライエツチング技術を用いる方が望筐しい
（第２図（ｂ））。
（Ｃ）通常のホトレジ工程でＩ”Ｌ形成領域２００のエ
ピタキシャル層上のＳｉへ膜を除去する（第２図（Ｃ）
）、。 − （ｄ）ＮＰＮ）ランジスタ形成領域１００上のホトレジ
スト４を除去した後、５ｉｆｔ膜で被われていないＩ”
Ｌ形成領域２００及び分離用溝部を深さ０．１〜１μｍ
程度８ｉエツチングする。その後、ＮＰＮ）ランジスタ
形成領域１００上のＳ ｒ Ｏｔ膜を除去し、シリコン
表面の全面にｓｈｏ、膜９を形成（第２図（ｄ））。
ピタキシャル層上のＳｉへ膜を除去する（第２図（Ｃ）
）、。 − （ｄ）ＮＰＮ）ランジスタ形成領域１００上のホトレジ
スト４を除去した後、５ｉｆｔ膜で被われていないＩ”
Ｌ形成領域２００及び分離用溝部を深さ０．１〜１μｍ
程度８ｉエツチングする。その後、ＮＰＮ）ランジスタ
形成領域１００上のＳ ｒ Ｏｔ膜を除去し、シリコン
表面の全面にｓｈｏ、膜９を形成（第２図（ｄ））。
Ｃｅ）通常の不純物拡散工程により、ＮＰＮトランジス
タのｐ型ベース拡散層６１、■！Ｌのｐ型インジェクタ
拡散層６２、ｐ型ベース拡散層６３、及びＮＰＮトラン
ジスタのコレクタ端子引出し用ｎ０拡散層７１、ｒ＋型
エミッタ六散層７２、Ｉ”ＬのｎＪｐ型コレクタ拡散層
７３．７４’ｅ形成する。その後、全面にポリイミ下樹
脂等の絶縁性樹脂９１を塗布する（第２図（ｅ））。
タのｐ型ベース拡散層６１、■！Ｌのｐ型インジェクタ
拡散層６２、ｐ型ベース拡散層６３、及びＮＰＮトラン
ジスタのコレクタ端子引出し用ｎ０拡散層７１、ｒ＋型
エミッタ六散層７２、Ｉ”ＬのｎＪｐ型コレクタ拡散層
７３．７４’ｅ形成する。その後、全面にポリイミ下樹
脂等の絶縁性樹脂９１を塗布する（第２図（ｅ））。
このとき、図ではＰ形ペース拡散層６３がｎ０形埋込層
２２に接するように形成しである。これは、■！Ｌ形成
領域のＳｉエツチング量や、ｐ形ベース拡散層の深さの
調整で得ることができる。
２２に接するように形成しである。これは、■！Ｌ形成
領域のＳｉエツチング量や、ｐ形ベース拡散層の深さの
調整で得ることができる。
この場合に逆ＮＰＮ ）ランジスタの利得は最も高くな
る。
る。
しかし、６３と２２は離れていてもよく両者の距離が増
すにつｎて、若干利得が減少するが、実、、１ 質的な効果はほとんど損なわれ力い。本発明の本質はＳ
ｉエツチングによってＩ”Ｌ形成領域の厚嘔を減じ、６
３と２２の間の距離を０またはそ乙以上のある値１でへ
減して高利得化をはかるものでるる。
すにつｎて、若干利得が減少するが、実、、１ 質的な効果はほとんど損なわれ力い。本発明の本質はＳ
ｉエツチングによってＩ”Ｌ形成領域の厚嘔を減じ、６
３と２２の間の距離を０またはそ乙以上のある値１でへ
減して高利得化をはかるものでるる。
（ｆ）通常のホトレジスト工程により、分離用溝５領域
のみ残し、絶縁性樹脂９１を除去する。その後、通幇の
ホトエツチング技術により各素子の端子のコンタクト穴
を形成し、Ａｔ配線を行なう。
のみ残し、絶縁性樹脂９１を除去する。その後、通幇の
ホトエツチング技術により各素子の端子のコンタクト穴
を形成し、Ａｔ配線を行なう。
その後通常のメタライゼーションを行なうことにより第
１図の構造１に得る（第２図（ｆ））。
１図の構造１に得る（第２図（ｆ））。
本実施例の効果としては、耐圧がＩＯＶ程度の高耐圧素
子と小信号素子としてＩ”Ｌを形成した場合、従来の接
合分離方式と比較すると、リニア素子の集積密度は約１
０倍、ＮＰＮトランジヌタの利得帯域積ｆＴは約８倍、
Ｉ”Ｌの最小遅処時なお、ここでは簡単のために、ｎｐ
ｎトランジスタとＩ”Ｌ回路についてのみ示したが、ｐ
ｎｐトランジスタ、ダイオード、抵抗、接合型ＦＥＴ。
子と小信号素子としてＩ”Ｌを形成した場合、従来の接
合分離方式と比較すると、リニア素子の集積密度は約１
０倍、ＮＰＮトランジヌタの利得帯域積ｆＴは約８倍、
Ｉ”Ｌの最小遅処時なお、ここでは簡単のために、ｎｐ
ｎトランジスタとＩ”Ｌ回路についてのみ示したが、ｐ
ｎｐトランジスタ、ダイオード、抵抗、接合型ＦＥＴ。
ＭＯＳＦＥＴ等についても、本発明の王旨を適用するこ
とにより、尚性能素子を茜度に集積化できたことはいう
１でもない。
とにより、尚性能素子を茜度に集積化できたことはいう
１でもない。
本発明によれば、高耐圧素子と小信号素子のエピタキシ
ャル層の厚嘔ヲそれぞれ独立に制御できるため、高耐圧
素子の耐圧向上と小信号素子の特性向上が同時に達成で
きる。また、素子分離に絶縁性樹脂を充填した蝕刻溝を
用いているため、半導体基板と素子間の静電容量が減少
するので素子の高速動作が可能である。さらに、この素
子分離方式は接合分離方式と異なり、分離領域と素子間
の余裕を取る必要がないため、高集積化に適する等の効
果がある。
ャル層の厚嘔ヲそれぞれ独立に制御できるため、高耐圧
素子の耐圧向上と小信号素子の特性向上が同時に達成で
きる。また、素子分離に絶縁性樹脂を充填した蝕刻溝を
用いているため、半導体基板と素子間の静電容量が減少
するので素子の高速動作が可能である。さらに、この素
子分離方式は接合分離方式と異なり、分離領域と素子間
の余裕を取る必要がないため、高集積化に適する等の効
果がある。
第１図は本発明による実施例の断面構造概略図、第２図
（匈〜（ｆ）は実施例の製造工程を示す装置の断面図で
ある。 １・・・ｐ型シリコン基板、２１・・・ＮＰＮ）ランジ
スタのＮ′″埋込層、２２・・・小信号素子（Ｉ”Ｌ等
）のＮ”ｊｌ込層、３・・・ｎ型エピタキシャル層、３
１・・・ＮＰＮ ）ランジスタのｎ型エピタキシャル層
、３２・・・Ｉ”Ｌのｎ型エピタキシャル層、４・・・
ホトレジスト、５・・・素子分離用蝕刻溝、６１・・・
ＮＰＮトランジスタのベースとなるｐ“型層、６２・・
・Ｉ”Ｌのインジェクタとなるｐ９型層、６３・・・Ｉ
”Ｌのペースとなるｐ０型層、７１・・・ＮＰＮトラン
ジスタのコレクタ端子引出し用ｎ＋型層、７２・・・Ｎ
ＰＮ トランジスタのエミッタとなるｎ＋Ｗ／Ｉｍ、７
３・・・Ｉ”Ｌの第１のコレクタとなるｎＩ型層、７４
・・・Ｉ”Ｌの第２のコレクタとなる０４″型層、８１
・・・ＮＰＮトランジスタのコレクタ電極、８２・・・
ＮＰＮ）ランジスタのエミッタ電極、８３・・・ＮＰＮ
）ランジスタのベース電極、８４・・・Ｉ”Ｌのイン
ジェクタ電極、８５・・・Ｉ”Ｌのペース電極、８６・
・・Ｉ”Ｌの第１のコレクタ電極、８７・・・Ｉ”Ｌの
第２のコレクタ電極、９・・・シリコン酸化膜、９１・
・・絶縁性樹脂膜、１００・・・高耐圧素子（１’、ｌ
ＰＮトランジスタ）部、２００・・・小信号索子（Ｉ２
Ｌ）第１図 第２図 （＾）
（匈〜（ｆ）は実施例の製造工程を示す装置の断面図で
ある。 １・・・ｐ型シリコン基板、２１・・・ＮＰＮ）ランジ
スタのＮ′″埋込層、２２・・・小信号素子（Ｉ”Ｌ等
）のＮ”ｊｌ込層、３・・・ｎ型エピタキシャル層、３
１・・・ＮＰＮ ）ランジスタのｎ型エピタキシャル層
、３２・・・Ｉ”Ｌのｎ型エピタキシャル層、４・・・
ホトレジスト、５・・・素子分離用蝕刻溝、６１・・・
ＮＰＮトランジスタのベースとなるｐ“型層、６２・・
・Ｉ”Ｌのインジェクタとなるｐ９型層、６３・・・Ｉ
”Ｌのペースとなるｐ０型層、７１・・・ＮＰＮトラン
ジスタのコレクタ端子引出し用ｎ＋型層、７２・・・Ｎ
ＰＮ トランジスタのエミッタとなるｎ＋Ｗ／Ｉｍ、７
３・・・Ｉ”Ｌの第１のコレクタとなるｎＩ型層、７４
・・・Ｉ”Ｌの第２のコレクタとなる０４″型層、８１
・・・ＮＰＮトランジスタのコレクタ電極、８２・・・
ＮＰＮ）ランジスタのエミッタ電極、８３・・・ＮＰＮ
）ランジスタのベース電極、８４・・・Ｉ”Ｌのイン
ジェクタ電極、８５・・・Ｉ”Ｌのペース電極、８６・
・・Ｉ”Ｌの第１のコレクタ電極、８７・・・Ｉ”Ｌの
第２のコレクタ電極、９・・・シリコン酸化膜、９１・
・・絶縁性樹脂膜、１００・・・高耐圧素子（１’、ｌ
ＰＮトランジスタ）部、２００・・・小信号索子（Ｉ２
Ｌ）第１図 第２図 （＾）
Claims (1)
- 【特許請求の範囲】 １、第１導車型牛導体基体と、上記基体の所望の箇所に
設けられた第２導電型の第１半導体層と、その第１半導
体層の上に設けられた、第２導電型の第２半得体層と、
上記第２半導体層の所望の領域を蝕刻溝により基体上の
他の領域から分離する領域と、上記蝕刻溝により分離さ
ルた領域内に設けられた半導体素子とから成る半導体集
積回路装置において、上記蝕刻溝により分離された領域
の少なくとも集積注入論塩回路を形成する領域の厚芒が
その他の領域の厚妊に比較し薄いことｔ特徴とする半導
体集積回路装置。 ２、特π′ｉ・、１μ求の範囲第１項記載の半導体集積
回路装置において、前記蝕刻溝に酸化膜會界して絶縁性
樹脂を光填したこと′ｊｋ舟徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083143A JPS58200568A (ja) | 1982-05-19 | 1982-05-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083143A JPS58200568A (ja) | 1982-05-19 | 1982-05-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58200568A true JPS58200568A (ja) | 1983-11-22 |
Family
ID=13793986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57083143A Pending JPS58200568A (ja) | 1982-05-19 | 1982-05-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200568A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04107666U (ja) * | 1991-02-27 | 1992-09-17 | 真理子 山下 | 幼児の入浴補助具 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5192188A (en) * | 1975-02-10 | 1976-08-12 | Handotaisochi no seizohoho | |
| JPS5556644A (en) * | 1978-10-20 | 1980-04-25 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
-
1982
- 1982-05-19 JP JP57083143A patent/JPS58200568A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5192188A (en) * | 1975-02-10 | 1976-08-12 | Handotaisochi no seizohoho | |
| JPS5556644A (en) * | 1978-10-20 | 1980-04-25 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04107666U (ja) * | 1991-02-27 | 1992-09-17 | 真理子 山下 | 幼児の入浴補助具 |
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