JPS58200375A - アダマ−ル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はアダマール変換を行なう際のアダマール変換回
路に関するものである。

以下、アダマール変換について説明する。

アダマール変換の中で、たとえばウオルシー・アダマー
ル変換は、フーリエ変換と同じ様な効果があるため、近
年、信号の分析や帯域圧縮等に利用されつつある。すな
わちフーリエ変換の場合には乗算器が必要であるが、ア
ダマール寒換の場合には加減算器のみで変換できるため
、他の変換方浩と比べ大きな利点を有しているものであ
る。このアダマール変換は、一般に次式で示される。

Ｙ　（Ｎ）　＝　Ｔ−Ｈ（ｎｌ　Ｘ　０１）　−−・・
・・・−・−・−・−（１）３ページ すなわちアダマール行列Ｈ（１）は となり、以下同様にアダマール行列Ｈ（２１、Ｈ（３１
・・・・・・を求めると となる。そしてこのようなアダマール行列Ｈ（ｎｌに対
し入力ベクトルＸ（Ｎｌ−かけあわしてアダマール変換
を行なう。

たとえば のようにアダマール行列と入力ベクトルをかけあわせる
と、変換値ｙ＝ｉ（ｘｏ＋ｘ１＋ｘ２＋・・・＋ｘ、）
ｙ−１（ｘｏ−ｘｌ、十ｘ２−ｘ５　・・団・−Ｘ７）
・・・・・・・旧・・を得ることができる。

第１図は、このアダマール変換をさらに高速に行なう方
法を概イ的に示したものである。同図は３次変換の場合
を示しており、第６式の計算に対応するものである。同
図において、２つの矢印が５べ〜ジ 交っている部分は加算を、また途中にθの記号があるも
のは減算を意味する。なお、同図においては猶の乗算処
理は省略したので、実際にはｙｉ＝８×ｙ１　となる。

（ｉ＝ｏ、１・・・７）この様な処理を行なうことによ
り、加減算回数ｉ　Ｎ　Ｘ　ｌ０ｃＪ２Ｎ回で終了させ
る事が可能である。この様な方法ｉ　一般に高速アダマ
ール変換と呼んでいる。

さて、この様な処理を行なう方法として一般的に行なわ
れているのは計算機による処理である。

この場合には、リアルタイムでの処理という点において
大きな問題を有する。すなわち変換次数Ｎが小なる場合
には計算回数も少なくあまり問題を生じないが、変換次
数Ｎが大きく、かつこの処理をリアルタイムで行なおう
とすると、高速な処理スピードを有した計算機が必要と
なってくる。

そこで第１図において矢印の交点の位置に加算器あるい
は減算器を配置することによりきわめて高速な処理を行
なうことが可能となるが、一方そのために加減算器がＮ
　ｘ’　ｌｏｇ２Ｎ個必要となってしまう。またＮ個の
加減算器を配置し、一部分の６ページ バタフライ演算を行なうようなブロックを設けることに
より、高速処理を行なわせる方法も考えられるが、アダ
マール変換次数すなわちＮが多くなれば、その分加減算
器の数も増大するという欠点を有する。

本発明は上記欠点に鑑み、加減算器を増大せずに、簡単
な構成にょクアダマール変換金行なうアダマール変換回
路を提供するものである。

以下、本発明の一実施例について、図面全参照しながら
説明する。

第２図は本発明の一実施例におけるアダマール変換回路
のブロック図である。第２図において、１ｏはアダマー
ル変換時の途中段階における計算値全格納している格納
部である。１１は第３図に示すような４相のクロックＴ
ｊ、Ｔ２．Ｔ３．Ｔ４全発生しているクロック発生回路
である。１２はＭ進のアドレスカウンタで、クロックＴ
４　の後縁でカウントアツプし、また、変換開始信号Ｓ
でカウント値全オールクリアする。１３は終了検出回路
で、カウンタ１２の出刃を受けてクロック発生回７ペー
ジ 路１１を制御する。１４はカウンター２の出力、及びオ
ア回路１５．１６から入力されるクロックＴ１〜Ｔ４に
応じて格納部１０ヘアドレス値を出力するアドレス生成
部で、クロックＴ１とＴ３の時点及びＴ２とＴ４の時点
でそれぞれ同じアドレス値を出力する。すなわち、第４
図のバタフライ演算においてａとｃ、ｂとｄの位置が同
じになる様に出力する。１７は格納部１ｏの出力をラッ
チする第１のレジスタで、クロックＴ１のクロック後縁
で格納部１０の出力をラッチする。つまり第４図におけ
るａの位置の値を格納するものである。１８はクロック
Ｔ２　のクロック後縁で格納部１０の出力をラッチする
第２のレジスタで、第４図においてｂの位置の値を格納
するものである。１９はクロックＴ４　の時点以外で第
１のレジスター７の内容と第２のレジスター８の内容を
加算する加減算回路で、クロックＴ４　　の時点すは第
１のレジスタ［： １７の内容から第２のレジスター８の内容全減算する。

そしてオア回路２ｏの出力、すなわちクロックＴ３とＴ
４の時点で格納部１０の書き込み全行なう。従ってクロ
ックＴ３　の時点では、第２レジスタと第２レジスタの
内容の加算値を第４図におけるＣの位置に書き込む、一
方クロックＴ４　　の時点では、第１のレジスタ１７の
内容から第２のレジスタ１８の内容を減じた値を、第４
図ｄの位置に書き込む。すなわち、Ｔ１〜Ｔ４の間で第
４図に示すバタフライ演算を行なうわけである。

上記のように構成されたアダマール回路の動作を、以下
に説明する。

まず第５式に示したようにアダマール変換次数’１ｉＮ
＝８とし、Ｙｏ／　　、　Ｙ１／　、、、！、／及びＹ
、ＡＩ　、　Ｙ１１／・・・Ｙ、／／はそれぞれ変換過
程の値を示し、添字は格納部１ｏの番地の値に対応する
ものとする。また入力値Ｘ。、ｘ、・・・ｘ７も、あら
かじめ格納部１０へ格納されており、ｘｏ・・・ｘ７の
添字も同様に格納部の番地に対応するものとする。さて
入力値Ｘ。・・・ｘ７が格納された後、スタート信号Ｓ
が発生され、カウンタ１２をクリアすると、クロック発
生回路１１は、第６図ａに示す様にクロックＴ１〜Ｔ４
　ｆ発生する。クロック発生回路１１のクロック発生に
ょ９ベージ ク、アドレスカウンタ１２け、第６図すに示す様にクロ
ックＴ４　の後縁でカウントアツプし、アドレス生成部
１４は、アドレスカウンタ１２の出力全受け、クロック
Ｔ１〜Ｔ４に従いアドレス値全第５図Ｃの様に出力する
。従って、第１のレジスタ１７及び第２のレジスタ１８
へは第６図ｄ、ｅに示す様なデータが格納される事にな
り、加減算回路１９の出力は第５図ｆの様な値全示し、
格納部１ｏへはクロックＴ３．Ｔ４で加減算回路１９の
出力が新たに書き換えられる事となる。アダマール変換
次数Ｎ＝＝８の場合の計算回数は８　Ｘ　１ｏｑ２８＝
２４回である。しかし１回のバタフライ演算で加算と減
算の処理をそれぞれ１回づつ行なうことにより、バタフ
ライ演算の回数は２４／２＝１２回である。つまり、ア
ドレスカウンタ１２が１２以上になった時点が処理終了
であることにエフ、終了検出回路１３がその処理終了を
検出し、クロック発生回路１１のクロックの発生全停止
する。

すなわぢ終了検出回路１４からの処理終了信号である出
力Ｅにより終了を検知し、格納部１ｏの１０、−ッ 内容を読みだせば、入力データのアダマール変換値を得
る事が出来る。格納部１０への入力データの書き込み及
び読み出しは、第２図の構成に次の機能を追加すれば容
易に可能となる。

つまりアドレスカウンタ１２をクリアし、読み出し及び
書き込み時に、アドレスカウンタ１２をインクレメント
する機能と、格納部１ｏのアドレスを、アドレス生成部
１４からの出力か、又はアドレスカウンタ１２の出力か
に切り換えるマルチプレクサと、さらに格納部１０への
書き込みデータを、加減算回路１９の出力か、又は入力
データにするか切り換えるマルチプレクサ−と、入力デ
ータ書き込み時にオア回路２ｏに書き込みパルスを入力
する機能とを追加すればよい。゛すなわち格納部１０の
データの読み出し時には前記したマルチプレクサ−全切
り換えてアドレスカウンタ１２をクリアし、アドレスカ
ウンタ１２の出力により格納部１０のアドレスを定め、
格納部１０の内容音読み出し、読み出し終了後、アドレ
スカウンタ１２をインクレメントする。以下アドレスカ
ウン１１ページ タ１２をインクレメントしつつ格納部の内容を読み出す
。また書き込み時には前記したマルチプレクサを切り換
えてアドレスカウンター２をクリアし、入力データを格
納部１０へ加えて、書き込みパルスをオア回路２１に印
加する。そして印加後アドレスカウンター２をインクレ
メントする。以下同様にアドレスカウンター２をインク
レメントしつつ、格納部１ｏヘデータ全書き込む。以上
の処理で、格納部１ｏのデータ読み出し、書き込みは容
易に行なえる。

なお以下に、第３図で示した各ブロックに対する具体的
な構成方法を明記しておく。

マスアドレス生成部１４は、アドレスカウンタ１２の出
力を入力として、前記した様な値全出力するテーブル全
用意しておけば良い。たとえばこのテーブルを、ＲＯＭ
（リード１．：・、オンリ、メモリ）又はＰＬム（プロ
グラマブル、ロジック、アレイ）で実現すれば良い。

またクロック発生回路１１は、第６図に示す様に２ビツ
トのバイナリカウンタ８０、ゲート回路８１、インバー
タ回路８３、及び発振回路８２で構成する。なおＱｏ、
Ｑｌの２本の信号を出力しておいても良い。そして各部
は必要なタイミ、ング全デコードすれば良いわけである
。レジスタ１７゜１８へのロード信号の様にヒゲ（ノイ
ズ）発生防止させる場合には、発振器８２の出力でさら
に論理利金とるように・しておけば良い。

そして第７図に示すように終了検出信号Ｅがｌ＼イ信号
になれば、ゲート回路８１は閉じて、カウンタ８０への
クロックはとまる。又、スタート信号Ｓで、カウンタ８
ｏは、オールクリアされる。

この様な構成にしておく事により、各部へ供給する信号
線を減少する事が可能である。具体的には基本クロック
（つまり発振器８２からの出力に相当するクロック）は
パルスを作る場合等必要となるため、各部へは必ず供給
される事になり、結局クロッ２７１〜１４０４本の信号
を供給するかわりに、ＱＯから９１の２本の信号全供給
するだけで良い事になる。これは特にＬＳｉの場合等、
配線面積を減少する時に有効である。

１３４−ジ さらに終了検出回路１３は第８図の様に、比較器９０で
構成し、比較器の入力の一方の値を変える事により、ア
ダマール変換次数全変える事が可能となる。すなわち比
較器９ｏの一方の入力ｉａにはアドレスカウンタ１２の
出力を、まｘ他方ｉｂにはアダマール変換次数に対応し
た終了コード恥を加え、１ａ＝ｉｂｅ又は、ｉａ＞ｉｂ
時に、終了検出信号Ｅ全出力する様にする。そしてアダ
マール変換次数がｎの時（つまりＮ：２　　点のアダマ
ール変換の時）変換できる最大の次数をｎｗとし終にし
ておけば良いｅ（Ｎ鼠＝２ｎ″′Ｌ）高速アダマール変
換の方法全第１図で示す様な方法で行ない最大のアダマ
ール変換次数ｎｗ、が処理できる様にアドレスカウンタ
１２．アドレス生成部１４．格゛　　　細部１０を構成
しておけば、ｎｌＫ以下の変換は、ＥＣに入力する値で
簡単に実現できる。また第１図においては、３次のアダ
マール変換方法を示しているが、ＹＯ″＋　Ｙ１″＋　
Ｔ２“、、、　、、、　ｙ、“は、２次のアダマール変
換値に相当するわけであり、処理を１４、−ヮ Ｙｏ／／　、　”ｆｌＬＪ・・・Ｙ７′が算出された時
点で終了してやれば２次のアダマール変換を行なった事
になる。

従って本実施例の様な構成により、終了時点全制御すれ
ば、変換次数の変換は簡単に行なえる。

実際には音声信号処理時に、音声信号の母音部と、子音
部においては、変換次数を変えて、フレーム（処理する
単位時間）を変える場合等に有効となる。

また変換次数の変更という要求に対しても簡単に対応す
る事が出来る。なお、比較器の変りに、各次数に対応し
た終了検出回路全複数設けておいて、各部から、これら
複数の終了検出回路の出力を選択できる様な構成にして
おいても良い。変更次数の数が少ないなら、この様にし
た方が比較器を設けるよりゲートの数が少くなるからで
ある。

以下第９図を参照して、本発明の他の実施例を説明する
。

第９図において、１０〜１９は第４図の同じ図番の構成
に対応する。第一図と異なるのは１０゜２（？、１７．
１８及び１９と全く同じ機能を有す１５４−ジ する格納部１０、オア２０’第ルジスター７′。

第２レジスター８′、加減算回路１９′ヲ加え、そして
格納部１ｏと１０”ｉｉ選択する格納部選択回路１００
及びマルチプレクサ１１０，１１１ｉ設け、マタアドレ
ス生成回路１４′のテーブルの内容、及び終了検出回路
１３′の検出値をそれぞれ変更させた点である。これに
より変換時間を約捧にする事ができる。

格納部選択回路１００は第１０図に示す様に結合時検出
回路１０４．オア回路１０２，１０１゜インバーター１
０３より構成され、結合時検出回路１０４は下記の様な
信号ＳＲ’ｊｚ出力する。すなわちムをアドレスカウン
ター２の出力とし、Ｎ点のアダマール変換を行なう場合
、ＳＥ倍信号、ム＜　　Ｘ　Ｃ（７！０ｑ２Ｎ）　−１
：］の時ハイ。

Ａ＞＾Ｘ　Ｃ（＃ｏｑ２Ｎ）−１］の時ロー。

全出力する。

又、第９図においてアドレス生成回路１４からの出カム
Ｕはアドレス生成回路１４からの出力の内の上位１ビッ
トヲ示し、ＡＬはムｕｉ除いた下位ビラトラ示す。従っ
て第１０図において、結合時検出回路１０４の出力ＳＥ
倍信号ハイの時はＳＡ及びＳＢはハイとなり、両方の格
納部が選択される。また結合時検出回路１０４からの出
力がローの時は、ＳＡにはＡｕの反転信号が、ＳＢには
Ａｕそのものが出力され、格納部１０　、１０’はＡｕ
によって選択される。このＳＡ、ＳＢによって格納部１
０　、１０’の選択がなされ、格納部１ｏ、及び１０’
のアドレスとして、ＡＬが加えられる。そしてマルチプ
レクサ１１０，１１１は、格納部選択回路１０ｏからの
出力ＳＦで制御される。そしてマルチプレクサ１１０，
１１１は次の様に信号を出力制御する。

ＳＥがハイの時 マルチプレクサ１１０の出カニ加減算回路１９の出力 ７ヤヶプ、、ザ・１１１゜６力エ格納部、。・。

出力 ＳＫがローの時 １７ページ マルチプレクサ１１０の出カニ加減算回路１９′□の出
力 よって、ＳＫがハイの時は、格納部１０、第２レジスタ
１８、第２レジスタ１８、及び加減算回路１９の組み合
せた部分と、格納部１０′、第ルジスタ１７′、第２レ
ジスタ１８′及び加減算回路１９′　の組み合せた部分
は、並列に動作する。そしてＳＲがローになると、格納
部１ｏ及び格納部１０’　と第ルジスタ１７′、第２Ｌ
／′ジスタ１８′、加減算回路１９′の組み合せで動作
する。そしてこの様に動作に対応して、アドレス生成部
１４のテーブルの内容を変更し、終了検出値を、’　Ｃ
，（ＡＯｑ２Ｎ）−１］＋’とする。これにより変換４
　　　　　　　　　　　　　　　　２時間を約捧にする
事ができる。

第１図に従って、さらに詳細に説明すると、入力値Ｘ。

、　Ｘｌ、　Ｘ、　Ｘ３は、格納部１ｏへ、ｘ４．　ｘ
５゜１８ベージ ｘ６．ｘ７は格納部１０′へ格納される。そしてＳＲは
アドレスカウンタ１２が０から３ならハイ、４以上なら
ローになる。すなわち第１図において、アドレスカウン
タ１２が０から３の間にＹ。／Ｙ１／。

Ｙ２／　、Ｙ３’　、Ｙｏ／／　、Ｙｌ“、Ｙ２’　、
Ｙ３”と、Ｙ４′Ｙ５′Ｙ６′Ｙ７′Ｙ４／／　Ｙ５／
／　Ｙ６”　Ｙ、／／は、並列に算出される。その後ア
ドレスカウンタが４から７の間に、Ｙｏ、、Ｙ、・・・
Ｙ７を算出する事になる。結局アドレスカウンタが８に
なった時が終了時点となるため、従来より変換時間を短
縮する事ができる。

なお変換時間をアドレスカウンタの値で表現す従ってＮ
：２５６の場合には、第９藺の構成では６７６となり、
第２図の場合には１０２４となることにより、第９図の
構成では第２図の構成よりも処理が約捧に短縮できる。

なお第１０図の構成は２つの並列演算処理回路であるが
、この考え全拡張すれば、さらに４，８゜１６・・・２
　個の並列演算処理が可能となり、変換１９ページ 時間をさらに短縮する事が出来る。

以上のように本発明はＮ点のアダマール変換を行なう際
にアダマール変換の途中段階におけるＮ個の計算値を格
納部に格納しておき、クロック発半回路の発生するクロ
ックが２　Ｘ　ｌ　ｏ　ｇ　２　Ｎになるまでアドレス
カウンタにカウントさせ、前記アドレスカウントがカウ
ントクリアするまでの間に第１゜第２のレジスタの内容
から加減算部に計算をさせアドレス生成部から送出され
るアドレスにエフ前記格納部にその計算値を書き込むよ
うに構成することにより、簡単な構成でアダマール変換
を行なうことができ、その工業的価値は犬なるものがあ
る。

【図面の簡単な説明】

第１図はアダマール変換全示す図、第２図は本発明の一
実施例におけるアダマール変換回路のブロック図、第３
図はクロック殉生回路が出力するクロックのタイムチャ
ート、−４図はバタフライ演算を示す図、第６図は各部
の出力を示す図、第６図はクロック発生回路のブロック
図、第７図は同タイムチャート、第８図は終了検出回路
のブロック図、第９図は本発明の他の実施例全示すアダ
マール変換回路のブロック図、第１０図は格納部選択回
路のブロック図である。 １０・・・・・・格納部、１１・・・・・・クロック発
生回路、１４・・・・・・アドレス生成回路、１７・・
・・・・第１のレジスタ、１８・・川・第２のレジスタ
、１９・・・・・・加減算回路。 代理人の氏名　弁理士　中　尾　敏　男　はヵ）１名第
１図 第２図 第１０図 Ｌイど菖’ｉｆｆ／

Claims (1)

1. 【特許請求の範囲】 Ｎ点（但し、Ｎは整数）のアダマール変換を行側の計算
   値を格納しておく格納部と、４相のクロックＴ１．Ｔ２
   　、Ｔｓ　、Ｔ４′ｆ：発生するクロッ□り発生回路と
   、前記クロック発生回路が発生尾タクロックＴ４の後縁
   でカウントアツプするアドレスカウンタと、前記アドレ
   スカウンタ及び多口ツク発生回路からの出力を受け、ク
   ロックＴ１とＴｓの発生時、及びクロックＴ２とＴ４の
   発生時にそれぞれ同一の値を出力して前記格納部のアド
   レス値を生成するアドレス生成部と、クロックＴ１　０
   発生時における前記格納部からの出力を記憶しておく第
   １のレジスタと、クロックＴ２　の発生時における前記
   格納部からの出力全格納しておく第２のレジスタと、ク
   ロックＴ３の発生時において前記第１のレジスタと第２
   のレジスタの内容を加算するとともにそ２ページ の値を前記格納部へ書き込み、またクロックＴ４の発生
   時において減算してその値全前記格納部へ書き込む加竺
   算部と全具備したアダマール変換回路。