JPS58175056A - 判定命令の制御方式 - Google Patents
判定命令の制御方式Info
- Publication number
- JPS58175056A JPS58175056A JP57057574A JP5757482A JPS58175056A JP S58175056 A JPS58175056 A JP S58175056A JP 57057574 A JP57057574 A JP 57057574A JP 5757482 A JP5757482 A JP 5757482A JP S58175056 A JPS58175056 A JP S58175056A
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- JP
- Japan
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- instruction
- branch
- xxx
- signal representing
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30094—Condition code generation, e.g. Carry, Zero flag
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は判定命令の制御方式に関し、特殊な命令を挿入
することにより命令ステップ数を最小限にするようにし
たものである。
することにより命令ステップ数を最小限にするようにし
たものである。
一般に、ある条件の一致、不一致によって異なる処理を
行う場合２判定命令（条件分岐命令）を用いるが、従来
の判定命令は条件の一致または不一致のいずれか一方で
分岐する命令しか用意されておらず、他方で分岐するた
めには無条件分岐命令などと組合せて使用する必要があ
った。
行う場合２判定命令（条件分岐命令）を用いるが、従来
の判定命令は条件の一致または不一致のいずれか一方で
分岐する命令しか用意されておらず、他方で分岐するた
めには無条件分岐命令などと組合せて使用する必要があ
った。
本発明の目的は１条件の一致または不一致のいずれでも
任意な方向に分岐できるようにし、プログラムステップ
数を削減することにある。
任意な方向に分岐できるようにし、プログラムステップ
数を削減することにある。
具体例で説明する。まず、［レジスタ５（ＲＥＧ５）の
ビット０，２．４．及び６のうち、１ビツトでもオフの
ビットがあればアドレスＸＸＸに分岐する」というプロ
グラムを考えてみよう。
ビット０，２．４．及び６のうち、１ビツトでもオフの
ビットがあればアドレスＸＸＸに分岐する」というプロ
グラムを考えてみよう。
この例題は従来の方法によれば以下のようになる。
なお、ＢＢ命令は指定レジスタの指定ビットがオンのと
きに（オフのときではない）分岐する命令、Ｂ命令は無
条件分岐命令である。
きに（オフのときではない）分岐する命令、Ｂ命令は無
条件分岐命令である。
〈例Ｎ１の従来例〉
ＢＢ ＲＥＧ５ （０）、ＡＡＡ
Ｂ ＸＸＸ
ＡＡＡ ＢＢ ＲＥＧ５ （２）、ＢＢＢＢ
ＸＸＸ ＢＢＢ ＢＢ ＲＥＧ５ （４）、ＣＣＣＢ
ＸＸＸ ＣＣＣＢＢ ＲＥＧ５ （６）、ＹＹＹＸＸＸ二一−
一一一一一−−−−−−−。
ＸＸＸ ＢＢＢ ＢＢ ＲＥＧ５ （４）、ＣＣＣＢ
ＸＸＸ ＣＣＣＢＢ ＲＥＧ５ （６）、ＹＹＹＸＸＸ二一−
一一一一一−−−−−−−。
オフのビットがあるときの
処理ルーチン
オフのビットがないときの
処理ルーチン
このように９条件分岐命令と無条件分岐命令とを対にし
て用いないと、オフのときに所望の番地へ分岐するプロ
グラムを作成できない。
て用いないと、オフのときに所望の番地へ分岐するプロ
グラムを作成できない。
これに対して８本発明を用いた場合の例を以下に示す。
く例題ｌの本発明による実施例〉
ＳＥＴ ５ＴＡＴＵＳ、 ｘ
ＢＢ ＲＥＧ５ （０）、ＸＸＸ
ＢＢ ＲＥＧ５ （２）、ＸＸＸ
ＢＢ ＲＥＧ５ （４）、ＸＸＸ
ＢＢ ＲＥＧ５ （６）、ＸＸＸ
オフのビットがないときの
処理ル〒チン
ＸＸ
オフのビットがあるときの
処理ルーチン
ここで、ＳＥＴ命令は指定したレジスタにデータＸをセ
ットする命令、５ＴＡＴＵＳレジスタは少なくとも判定
命令の種類数だけのビット数を有し９例えば“０″で正
常な命令を表し ｍ１″で分岐先を逆転させた命令を表
す、Ｘは５ＴＡＴＵＳレジスタにセントする値であり、
この場合１条件分岐命令に対応するビット位置を“１°
にしておく。又、他の種類の判定命令も逆転するときに
は、その命令に対応するビットも“１”にしておく。
ットする命令、５ＴＡＴＵＳレジスタは少なくとも判定
命令の種類数だけのビット数を有し９例えば“０″で正
常な命令を表し ｍ１″で分岐先を逆転させた命令を表
す、Ｘは５ＴＡＴＵＳレジスタにセントする値であり、
この場合１条件分岐命令に対応するビット位置を“１°
にしておく。又、他の種類の判定命令も逆転するときに
は、その命令に対応するビットも“１”にしておく。
本例題に示す如く９本発明によれば無条件分岐命令が不
要になり、プログラムのステップ数を減らすことができ
る。
要になり、プログラムのステップ数を減らすことができ
る。
さらに第２の例題として、［レジスタ３（ＲＥＧ３）の
内容とデータエリア１〜４ （ＡＲＥＡ１〜４）の内容
とを比較し、レジスタ３の内容の方が大きければアドレ
スＸＸＸに分岐する」という例を考えてみよう。
内容とデータエリア１〜４ （ＡＲＥＡ１〜４）の内容
とを比較し、レジスタ３の内容の方が大きければアドレ
スＸＸＸに分岐する」という例を考えてみよう。
この例を従来の方法でプログラムすると８次のようにな
る。
る。
〈例題２の従来例〉
ＣＯＭＰ ＲＥＧ３．ＡＲＥＡＩ
ＢＬＥ ＡＡＡ
Ｂ ＸＸＸ
ＡＡＡ ＣＯＭＰ ＲＥＧ３．ＡＲＥＡ２ＢＬＥ
ＢＢＢ Ｂ ＸＸＸ ＢＢＢ ＣＯＭＰ ＲＥＧ３．ＡＲＥＡ３ＢＬＥ
ＣＣＣ Ｂ ＸＸＸ ＣＣＣＣＯＭＰ ＲＥＧ３．ＡＲＥＡ４ＢＬＥ
ＹＹＹ ＸＸＸ ｒ＝−一−−−−−−−−−コＲＥＧ３＞Ａ
ＲＥＡ１〜４ のときの処理ルーチン ＲＥＧ３≦ＡＲＥＡ１〜４ のときの処理ルーチン なおここで、ＣＯＭＰ命令はＲＥＧ３の内容がＡＲＥＡ
１〜４の内容と比較して等しいかまたは大きいときに０
条件コ〒ド（所定のレジスタの所定のビット）をオンす
る命令であり、またＢＬＥ命令は該条件コードがオンの
ときにＡＡＡ番地に分岐する命令である。
ＢＢＢ Ｂ ＸＸＸ ＢＢＢ ＣＯＭＰ ＲＥＧ３．ＡＲＥＡ３ＢＬＥ
ＣＣＣ Ｂ ＸＸＸ ＣＣＣＣＯＭＰ ＲＥＧ３．ＡＲＥＡ４ＢＬＥ
ＹＹＹ ＸＸＸ ｒ＝−一−−−−−−−−−コＲＥＧ３＞Ａ
ＲＥＡ１〜４ のときの処理ルーチン ＲＥＧ３≦ＡＲＥＡ１〜４ のときの処理ルーチン なおここで、ＣＯＭＰ命令はＲＥＧ３の内容がＡＲＥＡ
１〜４の内容と比較して等しいかまたは大きいときに０
条件コ〒ド（所定のレジスタの所定のビット）をオンす
る命令であり、またＢＬＥ命令は該条件コードがオンの
ときにＡＡＡ番地に分岐する命令である。
この例を本発明を通用してプログラムを組むと以下のよ
うになる。
うになる。
く例題２の本発明による実施例〉
ＳＥＴ ５ＴＡＴＵＳ、ｘ
ＣＯＭＰ ＲＥＧ３．ＡＲＥＡＩ
ＢＬＥ ＸＸＸ
ＣＯＭＰ ＲＥＧ３．ＡＲＥＡ２
ＢＬＥ ＸＸＸ
ＣＯＭＰ ＲＥＧ３．ＡＲＥＡ３
ＢＬＥ ＸＸＸ
ＣＯＭＰ ＲＥＧ３．ＡＲＥＡ４
ＢＬＥ ＸＸＸ
ＲＥＧ３≦ＡＲＥＡ１〜４
のときの処理ルーチン
ＲＥＧ３＞ＡＲＥＡ１〜４
のときの処理ルーチン
先頭のＳＥＴ命令によってＢＬＥ命令は前記所定ビット
がオフのときに分岐するようになる。よって例題１と同
様に無条件分岐命令を不要にすることができる。
がオフのときに分岐するようになる。よって例題１と同
様に無条件分岐命令を不要にすることができる。
ある判定命令をＳＥＴ命令により処理結果を反転させる
か否かは、プログラムを作るときにフローチャートを書
くので、そのときにどちらを使用すればステップ数が少
なくなるかが判るはずである。
か否かは、プログラムを作るときにフローチャートを書
くので、そのときにどちらを使用すればステップ数が少
なくなるかが判るはずである。
図は本発明における分岐制御部の一実施例ハードウェア
・ブロック図であり、ｌは前記５ＴＡＴＵＳレジスタ、
２はＡＮＤゲート、３はＯＲゲートである。また、線１
１は例えばＢＢ命令の実行中を示す信号、線２１は Ｂ
Ｂ命令の判定結果を示す信号、線１２は例えばＢＬＥ命
令の実行中を示す信号、線２２はＢＬＥ命令の判定結果
を示す信号である。また、［３１は分岐先アドレスへ分
岐すべきことを示す信号、線３２は現命令のアドレスの
次のアドレスの命令へ進むべきことを示す信号である。
・ブロック図であり、ｌは前記５ＴＡＴＵＳレジスタ、
２はＡＮＤゲート、３はＯＲゲートである。また、線１
１は例えばＢＢ命令の実行中を示す信号、線２１は Ｂ
Ｂ命令の判定結果を示す信号、線１２は例えばＢＬＥ命
令の実行中を示す信号、線２２はＢＬＥ命令の判定結果
を示す信号である。また、［３１は分岐先アドレスへ分
岐すべきことを示す信号、線３２は現命令のアドレスの
次のアドレスの命令へ進むべきことを示す信号である。
従って９例えば５ＴＡＴＵＳレジスタのｓｉビットを１
″にセットすれば、ＢＢ命令は判定結果２１が“ｌ”の
ときには分岐せず９判定結果が“Ｏ″のときに分岐する
ようになる。
″にセットすれば、ＢＢ命令は判定結果２１が“ｌ”の
ときには分岐せず９判定結果が“Ｏ″のときに分岐する
ようになる。
以上のとうり２本発明によれば一方の判定結果によって
分岐する命令しか用意されていない計算機において、他
方の判定結果によって分岐させたい場合にもわずかなス
テップ数の増加で済ませることができ、処理速度の高速
化、記憶容量の有効な利用が可能となる。
分岐する命令しか用意されていない計算機において、他
方の判定結果によって分岐させたい場合にもわずかなス
テップ数の増加で済ませることができ、処理速度の高速
化、記憶容量の有効な利用が可能となる。
図は本発明における分岐制御部の一実施例ハードウェア
・ブロック図であり、ｌは５ＴＡＴＵＳレジスタ、２は
ＡＮＤゲート ３はＯＲゲートである。
・ブロック図であり、ｌは５ＴＡＴＵＳレジスタ、２は
ＡＮＤゲート ３はＯＲゲートである。
Claims (1)
- 判定条件に対する一致または不一致を判定することによ
り、一致と不一致のいずれかに対応して次の実行命令番
地を決定する判定命令の制御方式において、該判定命令
の実行以前に先行して実行される特定の命令によって、
前記判定命令における判定条件の一致と不一致に対応す
る次の実行命令番地の対応付けを逆転させることを特徴
とする判定命令の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57057574A JPS58175056A (ja) | 1982-04-07 | 1982-04-07 | 判定命令の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57057574A JPS58175056A (ja) | 1982-04-07 | 1982-04-07 | 判定命令の制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58175056A true JPS58175056A (ja) | 1983-10-14 |
Family
ID=13059616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57057574A Pending JPS58175056A (ja) | 1982-04-07 | 1982-04-07 | 判定命令の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58175056A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01166232A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | データ回復方式 |
-
1982
- 1982-04-07 JP JP57057574A patent/JPS58175056A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01166232A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | データ回復方式 |
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