JPS58170036A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58170036A JPS58170036A JP5345182A JP5345182A JPS58170036A JP S58170036 A JPS58170036 A JP S58170036A JP 5345182 A JP5345182 A JP 5345182A JP 5345182 A JP5345182 A JP 5345182A JP S58170036 A JPS58170036 A JP S58170036A
- Authority
- JP
- Japan
- Prior art keywords
- film
- alloy
- wafer
- approx
- electron beam
- Prior art date
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- Pending
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野」
不発明は、半導体装置の製造方法に係り、特にAtJl
lまたはAt合金属配llを熱処理した際に与られる、
突起の発生を防止する方法に関する。
lまたはAt合金属配llを熱処理した際に与られる、
突起の発生を防止する方法に関する。
半導体素子の配線材料として、AA又はAA−ail。
Aj−81−Cu合金膜が多く使われているが、これら
をtafillするためO熱処理上行なうと、ヒロ、り
と呼ばれる多くの突起が発生する。これら突起にはl#
溺以上るるものが多く、層間絶縁膜をつけ、2層、3層
と多層配置l上行なうと、これら突起が層間絶縁膜ta
p、多層配−関の短篇の原因となってしまう。
をtafillするためO熱処理上行なうと、ヒロ、り
と呼ばれる多くの突起が発生する。これら突起にはl#
溺以上るるものが多く、層間絶縁膜をつけ、2層、3層
と多層配置l上行なうと、これら突起が層間絶縁膜ta
p、多層配−関の短篇の原因となってしまう。
この発明は上述し九AL又はムを合金−配−に現われる
ヒロ、りの発生を効果的に抑制した半導体装置の製造方
法t−機供することt−m的とする。
ヒロ、りの発生を効果的に抑制した半導体装置の製造方
法t−機供することt−m的とする。
本発明は、素子が形成され九半導体基板(例え′ば81
つ、−ハ)に絶縁属をつけ、その上にムLll[ま九は
ムを合金i*を堆積し、これに電子−照射を行なった後
に熱処理を施すことt%黴とする@A翰金としては、A
A (1饅81 ) 、 AA(3%SiJ。
つ、−ハ)に絶縁属をつけ、その上にムLll[ま九は
ムを合金i*を堆積し、これに電子−照射を行なった後
に熱処理を施すことt%黴とする@A翰金としては、A
A (1饅81 ) 、 AA(3%SiJ。
AA−Cu−81、Am−Au 、ムj−Ag 、 A
t−N1 、ム4−Ti。
t−N1 、ム4−Ti。
ムt−klh + AA−Ni * At−No e
At−Cr * Aj−Co rAA−F・等各機の合
*に対して、電子縁照射によゐヒロック形成抑制の効果
が關められる。
At−Cr * Aj−Co rAA−F・等各機の合
*に対して、電子縁照射によゐヒロック形成抑制の効果
が關められる。
〔発明の幼果」
本発明の方法を用いることにより、非常に簡便で、しか
も、半導体装置の大量生型工程に適し次清浄な方法で、
配−中のヒロックの発生を抑制することができる。これ
により、多層配線に2ける不良が減少し、素子の集積度
が向上し、半導体素子、特に超大規模集積回路(VLS
I )の歩留りが大幅に向上することが期待される・〔
発明の実施例」 本発明の実施例を第1図をもって説明する。
も、半導体装置の大量生型工程に適し次清浄な方法で、
配−中のヒロックの発生を抑制することができる。これ
により、多層配線に2ける不良が減少し、素子の集積度
が向上し、半導体素子、特に超大規模集積回路(VLS
I )の歩留りが大幅に向上することが期待される・〔
発明の実施例」 本発明の実施例を第1図をもって説明する。
81ウェーハ1t−用意しくa)、水蒸気酸素雰囲気中
1000℃で5時間1i[酸化し約1μ肩の熱酸化膜(
8t02)2を形成し几(b)0次に酸化膜2の上に、
Si1%金含んだAA−81膜3tスノ々ツタリング法
で約1μm堆積させfI−te) 6次にこのSlつ、
−ハtl X I 0−storr以下の真空中に入れ
、電子線4を照射した(d)・そして81つ2−ハを真
空中から取り出し、フォーミング・ガス中で450℃、
30分熱処理し、!il1帖した。その時電子線照射を
行なわなかり九Aj−81膜の堆積した81ウエーハを
同時に熱処理し、両省の比軟を行なった。
1000℃で5時間1i[酸化し約1μ肩の熱酸化膜(
8t02)2を形成し几(b)0次に酸化膜2の上に、
Si1%金含んだAA−81膜3tスノ々ツタリング法
で約1μm堆積させfI−te) 6次にこのSlつ、
−ハtl X I 0−storr以下の真空中に入れ
、電子線4を照射した(d)・そして81つ2−ハを真
空中から取り出し、フォーミング・ガス中で450℃、
30分熱処理し、!il1帖した。その時電子線照射を
行なわなかり九Aj−81膜の堆積した81ウエーハを
同時に熱処理し、両省の比軟を行なった。
走査戯電子顕微鏡によりAj−at jl1表mt観察
すると、電子線照射を行なわなかったサングルには、第
2図(a) K示すように、ヒロックが発生しているの
に対し、電子線照射を行なりflニー t y グルに
は同図(b) K示すように、ヒロックは全く発生しな
かりたΦ顕微鏡写真はいずれも倍率が8300倍である
。なお、焼結のための熱処理を真空中で行なっても、同
様な結果が得られた。
すると、電子線照射を行なわなかったサングルには、第
2図(a) K示すように、ヒロックが発生しているの
に対し、電子線照射を行なりflニー t y グルに
は同図(b) K示すように、ヒロックは全く発生しな
かりたΦ顕微鏡写真はいずれも倍率が8300倍である
。なお、焼結のための熱処理を真空中で行なっても、同
様な結果が得られた。
このように、電子−照射によってヒロ、り発生を先制し
た試料を用いて、その上に、化学輸送法(CVD法)に
よr) 51021111 t IF) 1 swa堆
積し、その上にさらにAA−81膜を約1 sws墳横
したところ、上下のムz−st lliI間に短絡はな
く、絶縁性は完全であることが認められた。
た試料を用いて、その上に、化学輸送法(CVD法)に
よr) 51021111 t IF) 1 swa堆
積し、その上にさらにAA−81膜を約1 sws墳横
したところ、上下のムz−st lliI間に短絡はな
く、絶縁性は完全であることが認められた。
本発明の方法を、純粋U配線及び前述した他のAm合金
配線に対しても試み次ところ、1O−st・rr以下で
の真空中での電子線照射により、ヒロックの発生が抑制
される効果を確認できた。
配線に対しても試み次ところ、1O−st・rr以下で
の真空中での電子線照射により、ヒロックの発生が抑制
される効果を確認できた。
また、電子線照射後、元IIkA11法でAt又はAt
合金Hlj&を一9ターニングし次試料に於ても、同様
にヒロックの形成が抑制されることが繍められた。
合金Hlj&を一9ターニングし次試料に於ても、同様
にヒロックの形成が抑制されることが繍められた。
M表面の電子顕微鏡写真でるる。
1・・・Siウェーハ、2・・・熱酸化膜、3・・・A
t−81膜、4・・・電子縁。
t−81膜、4・・・電子縁。
出願人代理人 弁理士 鈴 江 武 彦第111
Claims (1)
- 【特許請求の範囲】 (リ 素子が形成された半導体基板上に絶縁膜を介して
At膜またはムを合金績による配llt形成するに際し
、At膜またはムを合金II[t−堆積した後、電子1
iiIを照射し、その後熱処理することt%値とする半
導体装置の製造方法。 (2)電子稼照射tlOtorr以下の高真空中で行な
うことt−特徴とする特許請求の範囲第1項記載の半導
体装置の製造方法・
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5345182A JPS58170036A (ja) | 1982-03-31 | 1982-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5345182A JPS58170036A (ja) | 1982-03-31 | 1982-03-31 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58170036A true JPS58170036A (ja) | 1983-10-06 |
Family
ID=12943215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5345182A Pending JPS58170036A (ja) | 1982-03-31 | 1982-03-31 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58170036A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60183172A (ja) * | 1984-02-29 | 1985-09-18 | Kyocera Corp | サ−マルヘツド |
JPS6249632A (ja) * | 1985-08-28 | 1987-03-04 | Nec Corp | 半導体装置の製造方法 |
JPS63146449A (ja) * | 1986-12-10 | 1988-06-18 | Sharp Corp | 半導体装置の製造方法 |
US5747360A (en) * | 1993-09-17 | 1998-05-05 | Applied Materials, Inc. | Method of metalizing a semiconductor wafer |
-
1982
- 1982-03-31 JP JP5345182A patent/JPS58170036A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60183172A (ja) * | 1984-02-29 | 1985-09-18 | Kyocera Corp | サ−マルヘツド |
JPS6249632A (ja) * | 1985-08-28 | 1987-03-04 | Nec Corp | 半導体装置の製造方法 |
JPS63146449A (ja) * | 1986-12-10 | 1988-06-18 | Sharp Corp | 半導体装置の製造方法 |
US5747360A (en) * | 1993-09-17 | 1998-05-05 | Applied Materials, Inc. | Method of metalizing a semiconductor wafer |
US5904562A (en) * | 1993-09-17 | 1999-05-18 | Applied Materials, Inc. | Method of metallizing a semiconductor wafer |
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