JPS58169954A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS58169954A JPS58169954A JP3993483A JP3993483A JPS58169954A JP S58169954 A JPS58169954 A JP S58169954A JP 3993483 A JP3993483 A JP 3993483A JP 3993483 A JP3993483 A JP 3993483A JP S58169954 A JPS58169954 A JP S58169954A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000009792 diffusion process Methods 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 230000006698 induction Effects 0.000 claims description 7
- 238000009826 distribution Methods 0.000 claims description 5
- 230000003068 static effect Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 9
- 238000005036 potential barrier Methods 0.000 abstract 1
- 230000004888 barrier function Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000010981 turquoise Substances 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/098—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being PN junction gate field-effect transistors
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- Bipolar Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、静電誘導トランジスタ及びベースが完全に空
乏層で覆われ殆んどパンチスルーしかかっているバイポ
ーラトランジスタを有する低電力、高速度で動作する半
導体集積回路に関する。
乏層で覆われ殆んどパンチスルーしかかっているバイポ
ーラトランジスタを有する低電力、高速度で動作する半
導体集積回路に関する。
高入力インピーダンスであって次段との直結が行え、駆
動電力をほとんど必要とせず、消費電力が少く、しかも
高密度化が容易で、不飽和型電流・電圧特性を示して変
換コンダクタンスが大きく、ファン・アウト数が多くと
れ、高速度で動作する静電誘導トランジスタは、集積回
路にきわめて適している。倒立型静電誘導トランジスタ
を含むＩＩＬ相当の回路形式に構成された静電誘導トラ
ンジスタ集積回路は１本願発明者より、たとえば特願昭
５０−１４６５８８号及び特願昭５１−９２４６７号に
おいて提案されている。マスク４枚、拡散２回の標準プ
ロセスで。
動電力をほとんど必要とせず、消費電力が少く、しかも
高密度化が容易で、不飽和型電流・電圧特性を示して変
換コンダクタンスが大きく、ファン・アウト数が多くと
れ、高速度で動作する静電誘導トランジスタは、集積回
路にきわめて適している。倒立型静電誘導トランジスタ
を含むＩＩＬ相当の回路形式に構成された静電誘導トラ
ンジスタ集積回路は１本願発明者より、たとえば特願昭
５０−１４６５８８号及び特願昭５１−９２４６７号に
おいて提案されている。マスク４枚、拡散２回の標準プ
ロセスで。
低電流領域では０．００２１Ｊの電力遅延積及び消費電
力１００μＷで最小遅延時間４ｎｓｅｃが得られている
。こうした標準プロセスによる構成ではＩＩＬはほとん
ど論理動作をまともには行わず、より複雑な構造、プロ
セスにより実現されている。標準プロセスによる静電誘
導トランジスタの集積回路の最小遅延時間は、これらの
代表でもあるＶ Ｉ Ｌ （Ｖｅｒｔｉｃａｌ Ｉｎ
ｊｅｃｔｉｏｎ Ｌｏｇｉｃ＞やＳ Ｓ Ｌ （Ｓｅ
ｌｆ−Ａｌｉｇｎｅｄ ５ｕｐｅｒ Ｉｎｊｅｃｔ
ｉｏｎＬｏｇｉｃ ）を越える値を与えており、電力遅
延積ではｖＩＬで０．０７ＰＪ、ＳＳＬで０．０６ＰＪ
であることから、１／８０以下になっている。ラテラル
・バイポーラトランジスタの電流輸送率が比較的大きく
できること、ゲート抵抗を増加させずにゲート容量を小
きくできること、ソースよりドレインの面積の大きい倒
立型構造においても、静電誘導トランジスタ（以後ＳＩ
Ｔと称す）はキャリア流を集束する効果を備えていて変
換コンダクタンスが大きいことなどが、こうした良好な
性能の原因である。ＳＩＴはトＬ型の回路形式に組まれ
るだけでなく、他の殆んどすべての従来型の回路形式に
組むことができる０ また、ベースが完全に空乏化し殆んどパンチスルーしか
かったバイポーラトランジスタ（以後パンチングスルー
ＢＰＴと称す）は、殆んどＳＩＴと同様の動作を行うこ
とは、特願昭５２−１７８２７号「半導体集積回路」に
詳述されている。
力１００μＷで最小遅延時間４ｎｓｅｃが得られている
。こうした標準プロセスによる構成ではＩＩＬはほとん
ど論理動作をまともには行わず、より複雑な構造、プロ
セスにより実現されている。標準プロセスによる静電誘
導トランジスタの集積回路の最小遅延時間は、これらの
代表でもあるＶ Ｉ Ｌ （Ｖｅｒｔｉｃａｌ Ｉｎ
ｊｅｃｔｉｏｎ Ｌｏｇｉｃ＞やＳ Ｓ Ｌ （Ｓｅ
ｌｆ−Ａｌｉｇｎｅｄ ５ｕｐｅｒ Ｉｎｊｅｃｔ
ｉｏｎＬｏｇｉｃ ）を越える値を与えており、電力遅
延積ではｖＩＬで０．０７ＰＪ、ＳＳＬで０．０６ＰＪ
であることから、１／８０以下になっている。ラテラル
・バイポーラトランジスタの電流輸送率が比較的大きく
できること、ゲート抵抗を増加させずにゲート容量を小
きくできること、ソースよりドレインの面積の大きい倒
立型構造においても、静電誘導トランジスタ（以後ＳＩ
Ｔと称す）はキャリア流を集束する効果を備えていて変
換コンダクタンスが大きいことなどが、こうした良好な
性能の原因である。ＳＩＴはトＬ型の回路形式に組まれ
るだけでなく、他の殆んどすべての従来型の回路形式に
組むことができる０ また、ベースが完全に空乏化し殆んどパンチスルーしか
かったバイポーラトランジスタ（以後パンチングスルー
ＢＰＴと称す）は、殆んどＳＩＴと同様の動作を行うこ
とは、特願昭５２−１７８２７号「半導体集積回路」に
詳述されている。
本発明の目的は、ゲート同志の間隔や不純物密度分布を
調節してツルマリオフ型動作及びツルマリオン型動作を
するようにＳＩＴ及びパンチングスルーＢＰＴを組み合
せるかあるいは印加電圧の極性によって異なる動作する
ようになしたＳＩＴもしくはパンチングスルーＢＰＴを
、同一基板上に構成し、なおかつ前記ツルマリオフ型ト
ランジスタのドレイン領域と、前記ツルマリオン型トラ
ンジスタのソース領域を前記基板内部に作られた埋め込
み領域を用いることにより共通となし、高集積化を図っ
た半導体集積回路を提供することである。
調節してツルマリオフ型動作及びツルマリオン型動作を
するようにＳＩＴ及びパンチングスルーＢＰＴを組み合
せるかあるいは印加電圧の極性によって異なる動作する
ようになしたＳＩＴもしくはパンチングスルーＢＰＴを
、同一基板上に構成し、なおかつ前記ツルマリオフ型ト
ランジスタのドレイン領域と、前記ツルマリオン型トラ
ンジスタのソース領域を前記基板内部に作られた埋め込
み領域を用いることにより共通となし、高集積化を図っ
た半導体集積回路を提供することである。
以下図面を用いて本発明の詳細な説明する。
第１図は、ツルマリオフ型ｎチャンネルＳＩＴとツルマ
リオン型ｎチャンネルＳＩＴを組み合せた論理回路構成
例である。（ａ）、 （ｂｌ 、 （ｃｌはそれぞれ、
インバータ回路、２人力のＮＯＲ回路、２人力のＮＡＮ
Ｄ回路である。第１図でゲートΦソースが直結されたＳ
ＩＴがツルマリオン型ＳＩＴであり、入力Ａ、Ｂの入る
ＳＩＴはツルマリオフ型動作になっている。ＶＤは電源
でこの場合は正電圧になっている。第１図（ａｌ 、
ｆｂｌでは、入力信号が低レベルにある間は、出力端子
は殆んど電源電圧になっているが゛、入力信号が高レベ
ルにかわると出力端子電圧は所定の値まで低下する。第
１図（Ｃ）では、Ａ、Ｂいずれも高レベルになったとき
だけ出力端子電圧は低レベルにかわる。
リオン型ｎチャンネルＳＩＴを組み合せた論理回路構成
例である。（ａ）、 （ｂｌ 、 （ｃｌはそれぞれ、
インバータ回路、２人力のＮＯＲ回路、２人力のＮＡＮ
Ｄ回路である。第１図でゲートΦソースが直結されたＳ
ＩＴがツルマリオン型ＳＩＴであり、入力Ａ、Ｂの入る
ＳＩＴはツルマリオフ型動作になっている。ＶＤは電源
でこの場合は正電圧になっている。第１図（ａｌ 、
ｆｂｌでは、入力信号が低レベルにある間は、出力端子
は殆んど電源電圧になっているが゛、入力信号が高レベ
ルにかわると出力端子電圧は所定の値まで低下する。第
１図（Ｃ）では、Ａ、Ｂいずれも高レベルになったとき
だけ出力端子電圧は低レベルにかわる。
たとえば、第１図（ａ）のインバータを実現する構造例
を第２図（ａｌ、（ｂｌｕｅ）に示す。
を第２図（ａｌ、（ｂｌｕｅ）に示す。
第２図でセ基板７の埋込み層として設けられたｎ十領域
１は、ツルマリオフ型５ＩＴ（以後Ｆ−８ＩＴと称す）
のドレインであり同時にツルマリオン型５ＩＴ（Ｎ−８
ＩＴと称す）のソースになっている。ｎ−領域２はチャ
ンネル、ｎ十領域３．５はそれぞれＦ−８ＩＴのソース
。
１は、ツルマリオフ型５ＩＴ（以後Ｆ−８ＩＴと称す）
のドレインであり同時にツルマリオン型５ＩＴ（Ｎ−８
ＩＴと称す）のソースになっている。ｎ−領域２はチャ
ンネル、ｎ十領域３．５はそれぞれＦ−８ＩＴのソース
。
Ｎ−８ＩＴのドレイン、ｐ十領域４．６はＦ−８ＩＴ、
Ｎ−８ＩＴのゲート領域である。１′。
Ｎ−８ＩＴのゲート領域である。１′。
８’ 、 ４’ 、 ５’はそれぞれの領域の電極であ
る。
る。
８は、５ｉＯ＝、 ５ｉ−Ｎ−１Ａ１．Ｏ，等の絶縁層
、もしくはこれらを複数個組み合せた複合絶縁層である
。第２図（０１でｎ領域９はチャンネルｎ−領域より不
純物密度の高い領域である。第１図（ａ）は、Ｆ−８Ｉ
Ｔのゲート間隔は狭（、Ｎ−８ＩＴのデー１間隔が広い
場（Ｘの例Ｌ’ 、ｊ、る。ＩＩ゛！纂ＩＴのゲート間
隔は狭いからチャンネルは拡散電位だけでゲートから延
びる空乏層によっておおわれており、チャンネル中に高
い電圧障壁が生じていて遮断状態にある。Ｎ−８ＩＴの
ゲート間隔は広く、拡散電位だけではチャンネルは空乏
層でおおわれず、導通状態にある。第２図（ｂ）は、Ｆ
−８ＩＴ、Ｎ−８ＩＴが同一の構造をしている例である
。ゲートのｐ十領域がたとえば拡散などの方法によって
作られると、第２図（ｂｌのように、表面のゲート間隔
がもつとも狭くなるような構造になる。こういう構造の
ＳＩＴは、ソース・ドレインをどちらの電極にとるかに
よって、Ｎ−８ＩＴにもＦ−８ＩＴにもなり得るのであ
る。ｎ十領域３をソースにしたＳＩＴはＦ−８ＩＴにな
り、ｎ十領域５をトレインにしたＳＩＴはＮ−８ＩＴと
なる。したがって、第１図（ａ）と同様にＦ’−８Ｉ
Ｔ、 Ｎ−８Ｉ Ｔの直列接続に、よるインバータ回路
となる。第２図ｔｅｌは、Ｆ−８Ｉ Ｔ、 Ｎ−８Ｉ
Ｔのゲート間隔は殆んど同一に保たれているが、Ｎ−８
ＩＴの１） ＋ゲート領域のまわりにチャンネルよりは
不純物密度の高い領域９が薄く設けられている。この領
域９の厚さ及び不純物密度を拡散電位だけではチャンネ
ルが空乏層にならないよう選定する。
、もしくはこれらを複数個組み合せた複合絶縁層である
。第２図（０１でｎ領域９はチャンネルｎ−領域より不
純物密度の高い領域である。第１図（ａ）は、Ｆ−８Ｉ
Ｔのゲート間隔は狭（、Ｎ−８ＩＴのデー１間隔が広い
場（Ｘの例Ｌ’ 、ｊ、る。ＩＩ゛！纂ＩＴのゲート間
隔は狭いからチャンネルは拡散電位だけでゲートから延
びる空乏層によっておおわれており、チャンネル中に高
い電圧障壁が生じていて遮断状態にある。Ｎ−８ＩＴの
ゲート間隔は広く、拡散電位だけではチャンネルは空乏
層でおおわれず、導通状態にある。第２図（ｂ）は、Ｆ
−８ＩＴ、Ｎ−８ＩＴが同一の構造をしている例である
。ゲートのｐ十領域がたとえば拡散などの方法によって
作られると、第２図（ｂｌのように、表面のゲート間隔
がもつとも狭くなるような構造になる。こういう構造の
ＳＩＴは、ソース・ドレインをどちらの電極にとるかに
よって、Ｎ−８ＩＴにもＦ−８ＩＴにもなり得るのであ
る。ｎ十領域３をソースにしたＳＩＴはＦ−８ＩＴにな
り、ｎ十領域５をトレインにしたＳＩＴはＮ−８ＩＴと
なる。したがって、第１図（ａ）と同様にＦ’−８Ｉ
Ｔ、 Ｎ−８Ｉ Ｔの直列接続に、よるインバータ回路
となる。第２図ｔｅｌは、Ｆ−８Ｉ Ｔ、 Ｎ−８Ｉ
Ｔのゲート間隔は殆んど同一に保たれているが、Ｎ−８
ＩＴの１） ＋ゲート領域のまわりにチャンネルよりは
不純物密度の高い領域９が薄く設けられている。この領
域９の厚さ及び不純物密度を拡散電位だけではチャンネ
ルが空乏層にならないよう選定する。
ｎ領域９はたとλばゲート拡散を行う同じ窓からあらか
じめｎ領域を拡散で設けておいて、後からｐ十拡散を行
うという２重拡散法もしくは自己整合法による２回拡散
を行うことで、その不純物密度及び厚さは精度よく制御
できる。
じめｎ領域を拡散で設けておいて、後からｐ十拡散を行
うという２重拡散法もしくは自己整合法による２回拡散
を行うことで、その不純物密度及び厚さは精度よく制御
できる。
第３図は、第２図と同様の動作をパンチングスルーＢＰ
Ｔを用いて行なった場合の断面構造例である。第８図（
ａ）は、チャンネル領域がｐ−領域に変ったこと・を除
けば第２図ｆａ）とまったく同様である。ｎ十領域１３
．１５はそれぞれＦ−パンチングスルーＢＰＴのエミソ
）ｉ、Ｎ−／＜ンチングスルーＢＰＴのコレクタである
。ｎ＋領域１１はＦ−パンチングスルーＢＰＴのコレク
タであり、Ｎ−パンチングスルーＢＰＴのエミンタであ
る。ｐ中領域１４％１６はそれぞれのベースでアル。Ｆ
−パンチングスルーＢＰＴはチャンネルが狭く未すご電
圧障壁が残っていて遮断状態であるが、 ｌ’Ｊ 二ｚ
ｆンチングスルーＢＰＴはチャンネルが広く完全にパン
チングスルーして導通状態になっている。第８図（ｂｌ
は殆んど同一のチャンネル寸法になっているが、ｐ＋ベ
ース１６のまわりにチャンネル領域よりは不純物密度の
高いｐ領域１９が設けられることによって第３図（ａ）
と同様の動作を行なうようになっている。ｐ領域１９も
、ベース１６を拡散などによって設けるさいの同一の窓
から、あらかじめ。
Ｔを用いて行なった場合の断面構造例である。第８図（
ａ）は、チャンネル領域がｐ−領域に変ったこと・を除
けば第２図ｆａ）とまったく同様である。ｎ十領域１３
．１５はそれぞれＦ−パンチングスルーＢＰＴのエミソ
）ｉ、Ｎ−／＜ンチングスルーＢＰＴのコレクタである
。ｎ＋領域１１はＦ−パンチングスルーＢＰＴのコレク
タであり、Ｎ−パンチングスルーＢＰＴのエミンタであ
る。ｐ中領域１４％１６はそれぞれのベースでアル。Ｆ
−パンチングスルーＢＰＴはチャンネルが狭く未すご電
圧障壁が残っていて遮断状態であるが、 ｌ’Ｊ 二ｚ
ｆンチングスルーＢＰＴはチャンネルが広く完全にパン
チングスルーして導通状態になっている。第８図（ｂｌ
は殆んど同一のチャンネル寸法になっているが、ｐ＋ベ
ース１６のまわりにチャンネル領域よりは不純物密度の
高いｐ領域１９が設けられることによって第３図（ａ）
と同様の動作を行なうようになっている。ｐ領域１９も
、ベース１６を拡散などによって設けるさいの同一の窓
から、あらかじめ。
不純物密度のうすいｐ領域を拡散し、続いて。
不純物密度の高い拡散を行えば、自己整合法によりその
不純物密度及び厚さが、精度の高いマスク合せ工程を必
要とせずに、精度よく制御される。第３図（ｃ）は、ス
イッチングトランジスタにパンチングスルーＢＰＴ、負
荷トランンスタにＳＩＴを組み合せた例である。
不純物密度及び厚さが、精度の高いマスク合せ工程を必
要とせずに、精度よく制御される。第３図（ｃ）は、ス
イッチングトランジスタにパンチングスルーＢＰＴ、負
荷トランンスタにＳＩＴを組み合せた例である。
本発明の構造は、もちろんこれらに限るわけではない。
導電型をまったく反転したものでもよいし、ゲートやベ
ースを切り込み領域の側面に設けてもよい。また、ゲー
トも接合型にかぎらず、ＭＯＳ、ＭＩＳ、ショットキー
でもよい。
ースを切り込み領域の側面に設けてもよい。また、ゲー
トも接合型にかぎらず、ＭＯＳ、ＭＩＳ、ショットキー
でもよい。
ここで述べた回路構成を用いれば、すへての論理回路は
構成できる。
構成できる。
本発明のゲート間隔や不純物密度分布を調節して、ツル
マリオフとツルマリオン型動作にしたり、印加電圧の極
性によって異なる動作をするＳＩＴやパンチングスルー
ＢＰＴを同一基板上に構成し、なおかつツルマリオフ型
トランジスタのドレイン領域とツルマリオン型トランジ
スタのソース領域を共通の埋め込み層によって形成した
半導体集積回路は製作が容易でしかも。
マリオフとツルマリオン型動作にしたり、印加電圧の極
性によって異なる動作をするＳＩＴやパンチングスルー
ＢＰＴを同一基板上に構成し、なおかつツルマリオフ型
トランジスタのドレイン領域とツルマリオン型トランジ
スタのソース領域を共通の埋め込み層によって形成した
半導体集積回路は製作が容易でしかも。
ＳＩＴやパンチングスルーＢＰＴの良好な周波１持性を
反映して、低電力で高速度の動作が行なえ、そのうえ高
集積化ができるので、その工業的価値はきわめて高い。
反映して、低電力で高速度の動作が行なえ、そのうえ高
集積化ができるので、その工業的価値はきわめて高い。
第１図（ａ）乃至（ｃｌはＳＩＴを用いた論理回路構造
例、第２図ｆａ）は本発明の断面構造例のゲート間隔を
変えた例、第２図（ｂｌは本発明の断面構造例の印加電
圧の極性で特性が変る例、第２図（Ｃ）は本発明の断面
構造例の不純物密度分布を変えた例、第３図（、）は本
発明の断面構造例のパンチングスルーＢＰＴのチャンネ
ル間隔を変えた例、第８図（ｂｌは本発明の断面構造例
のパンチングスルーＢＰＴの不純物密度分布を変えた例
、第８図（ｃ）は本発明の断面構造例の／ｆンチンク゛
スル−ＢＰＴとＳＩＴを組み合せた例である。 特許出願人
例、第２図ｆａ）は本発明の断面構造例のゲート間隔を
変えた例、第２図（ｂｌは本発明の断面構造例の印加電
圧の極性で特性が変る例、第２図（Ｃ）は本発明の断面
構造例の不純物密度分布を変えた例、第３図（、）は本
発明の断面構造例のパンチングスルーＢＰＴのチャンネ
ル間隔を変えた例、第８図（ｂｌは本発明の断面構造例
のパンチングスルーＢＰＴの不純物密度分布を変えた例
、第８図（ｃ）は本発明の断面構造例の／ｆンチンク゛
スル−ＢＰＴとＳＩＴを組み合せた例である。 特許出願人
Claims (1)
- 【特許請求の範囲】 （１１チャンネル寸法もしくは不純物密度分布を変えて
ツルマリオフ型動作とツルマリオン型動作を行うべくな
すかもしくは印加電圧の極性により異なる動作をする静
電誘導トランジスタもしくはパンチングスルーバイポー
ラトランジスタを同一半導体基板上に構成し、なおかつ
前記ツルマリオフ型トランジスタの１！レイン領域と、
前記ツルマリオン型Ｉ・ラルスタのソース領域を、前記
半導体基較内に作られた理め込み領域とすることによっ
て共通にしたことを特徴とする半導体集積回路。 （２） 同一拡散工程において、拡散する場所の間隔
を少くとも２種類設定し、その比較的狭い間隔の方では
空乏層が直結し易いのを利用してツルマリオフ型動作を
させ、比較的広い間隔の方では空乏層の間が開き易いの
を利用し
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3993483A JPS58169954A (ja) | 1983-03-10 | 1983-03-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3993483A JPS58169954A (ja) | 1983-03-10 | 1983-03-10 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9085577A Division JPS5918871B2 (ja) | 1977-07-28 | 1977-07-28 | 半導体集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4020792A Division JPH0618254B2 (ja) | 1992-01-06 | 1992-01-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169954A true JPS58169954A (ja) | 1983-10-06 |
| JPH0451066B2 JPH0451066B2 (ja) | 1992-08-18 |
Family
ID=12566768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3993483A Granted JPS58169954A (ja) | 1983-03-10 | 1983-03-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169954A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425176A (en) * | 1977-07-28 | 1979-02-24 | Handotai Kenkyu Shinkokai | Semiconductor ic |
-
1983
- 1983-03-10 JP JP3993483A patent/JPS58169954A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425176A (en) * | 1977-07-28 | 1979-02-24 | Handotai Kenkyu Shinkokai | Semiconductor ic |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0451066B2 (ja) | 1992-08-18 |
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