JPS58169607A - リセツト回路 - Google Patents
リセツト回路Info
- Publication number
- JPS58169607A JPS58169607A JP57053522A JP5352282A JPS58169607A JP S58169607 A JPS58169607 A JP S58169607A JP 57053522 A JP57053522 A JP 57053522A JP 5352282 A JP5352282 A JP 5352282A JP S58169607 A JPS58169607 A JP S58169607A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- output
- power supply
- microcomputer
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の校術分野〕
この発明はマイクロコンビ、−タシステムに係？、４１
にそのリセット回路の改良に関する。
にそのリセット回路の改良に関する。
〔発明の技術的背景およびその問題点〕近時、マイクロ
コンビ、−タシステムは音響機器を含む種々の電子機器
に採用されつつある。
コンビ、−タシステムは音響機器を含む種々の電子機器
に採用されつつある。
ところで、マイクロコンビ、−夕自体にメモリ保持機能
を持たないで、動作に必要なデータを外部メモリに格納
させて用いるようにした場合には、電源をオンする毎に
マイクロコンピュータにリセット動作をなさしめると共
に、外部メモリに対してデータ保持動作をなさしめる如
くイニシャライズをかけてやる必要がある。
を持たないで、動作に必要なデータを外部メモリに格納
させて用いるようにした場合には、電源をオンする毎に
マイクロコンピュータにリセット動作をなさしめると共
に、外部メモリに対してデータ保持動作をなさしめる如
くイニシャライズをかけてやる必要がある。
このため、従来は上記二つの動作を個別的になすように
リセット回路を用いていたが、往々にして二つの動作量
に時間的なずれが生じがちであるので、システム全体と
して種々の誤動作を生じ易いという問題を有していた。
リセット回路を用いていたが、往々にして二つの動作量
に時間的なずれが生じがちであるので、システム全体と
して種々の誤動作を生じ易いという問題を有していた。
例、ｔば、マイクロコンピュータがリセット動作をなさ
ないうちに、メモリがデータ保持動作をなしてリード、
ライトが実行されたとすると、メモリデータに変化が生
じてしまう場合がある。
ないうちに、メモリがデータ保持動作をなしてリード、
ライトが実行されたとすると、メモリデータに変化が生
じてしまう場合がある。
また、反対にマイクロコンビ、−夕に対するリセット動
作が解除されてもメモリのデータ保持動作が解除されな
かったとすると、メモリは入出力を禁止しているのでマ
イクロコンピュータに対して動作に必要なデータが入力
されなくなってしまう場合もある。
作が解除されてもメモリのデータ保持動作が解除されな
かったとすると、メモリは入出力を禁止しているのでマ
イクロコンピュータに対して動作に必要なデータが入力
されなくなってしまう場合もある。
さらに、電源のオフ時においてはマイクロコンビュータ
が即座には停止しないで、電源電圧の低下が“Ｈ″レベ
ルあるいは“Ｌ”レベルかの判断ができなくなるまでの
ある時間遅延動作することになるが、この間にメモリに
誤ったデータを書き込んでしまう場合もある。
が即座には停止しないで、電源電圧の低下が“Ｈ″レベ
ルあるいは“Ｌ”レベルかの判断ができなくなるまでの
ある時間遅延動作することになるが、この間にメモリに
誤ったデータを書き込んでしまう場合もある。
そこで、この発明は以上のような点に鑑みてなされたも
ので、それ自体にメモリ保持機能を有さないマイクロコ
ンピュータを使用するシステムにあって、電源のオン・
オフ時にいかなる誤動作も生じないように改良した極め
て良好ななるリセット回路を提供することを目的として
いる。
ので、それ自体にメモリ保持機能を有さないマイクロコ
ンピュータを使用するシステムにあって、電源のオン・
オフ時にいかなる誤動作も生じないように改良した極め
て良好ななるリセット回路を提供することを目的として
いる。
すなわち、この発明によるリセット回路は、マイクロコ
ンぎ、−夕とメモリに対する電源オン・オフ時の動作を
系列化１して制御可能に構成したもので、例えば電源オ
ン時に電源立上り時間の不定性をカバーし得る時定数回
路を介してマイクロコンピュータにリセット動作をなさ
しめる第１の出力およびメモリにメモリ保持動作をなさ
しめる第２の出力を供給す゛ると共に１且つ！、渾オフ
時に前記時定数回路を即座に放電せしめる制御回路によ
ってマイクロコンビ、−タに強制的にリセット動作をな
さしめる第３の出力およびメモリにメモリ保持動作をな
さしめる第４の出力を供給する構成とした点に特徴を有
している。
ンぎ、−夕とメモリに対する電源オン・オフ時の動作を
系列化１して制御可能に構成したもので、例えば電源オ
ン時に電源立上り時間の不定性をカバーし得る時定数回
路を介してマイクロコンピュータにリセット動作をなさ
しめる第１の出力およびメモリにメモリ保持動作をなさ
しめる第２の出力を供給す゛ると共に１且つ！、渾オフ
時に前記時定数回路を即座に放電せしめる制御回路によ
ってマイクロコンビ、−タに強制的にリセット動作をな
さしめる第３の出力およびメモリにメモリ保持動作をな
さしめる第４の出力を供給する構成とした点に特徴を有
している。
この場合、マイクロコンピュータに対するリセット動作
が解除された状態ではメモリに対するメモリ保持動作倉
解除してメモリの入出力の禁止を解除してマイクロコン
ピュータに必！’ナデータが入力されるように系列化さ
れているのは酋う迄もなｈｏ 〔発明の実施例〕 以下図面を参照してこの発明の一実施例にっきＷ細に説
明する。
が解除された状態ではメモリに対するメモリ保持動作倉
解除してメモリの入出力の禁止を解除してマイクロコン
ピュータに必！’ナデータが入力されるように系列化さ
れているのは酋う迄もなｈｏ 〔発明の実施例〕 以下図面を参照してこの発明の一実施例にっきＷ細に説
明する。
第１図は例えばラジオ付きテープレコーダの如き音響機
器に適用する場合のマイクロコンピュータシステムを示
している。
器に適用する場合のマイクロコンピュータシステムを示
している。
すなわち、それ自体にはメモリ保持機能を有さないマイ
クロコンピュータ１１は、その電源供給端１１１が電源
端子（Ｔ）に接続されると共に、そのリセット入力端子
１１２がリセット回路１０の第１出力端１６１に接続さ
れている。
クロコンピュータ１１は、その電源供給端１１１が電源
端子（Ｔ）に接続されると共に、そのリセット入力端子
１１２がリセット回路１０の第１出力端１６１に接続さ
れている。
また、上記マイクロコンピュータ７ＪＫ対して動作に必
要なデータが格納されるメモリ１２は、その電源供給端
１２１が電源端子（１）にｉ綬されると共に、そのチッ
グイネイブル端子１２２がリセット回路１０の第２出力
端１０２に接続されている。
要なデータが格納されるメモリ１２は、その電源供給端
１２１が電源端子（１）にｉ綬されると共に、そのチッ
グイネイブル端子１２２がリセット回路１０の第２出力
端１０２に接続されている。
そして、上記マイクロコンピュータ１１またはメモリ１
２等に適宜必要なりロック信号を供給するクロ、クユニ
ット１３は、その電源供給端１３１が必要によりｔ源端
子（Ｔ）に接続されると共に、そのタイマー出力端１３
２がリセット回路１０の入力端１０３に接続されている
。
２等に適宜必要なりロック信号を供給するクロ、クユニ
ット１３は、その電源供給端１３１が必要によりｔ源端
子（Ｔ）に接続されると共に、そのタイマー出力端１３
２がリセット回路１０の入力端１０３に接続されている
。
さらに、リセット回路１０はそのＷ１源供給端１０４が
電源端子（乃に接続されると共に１そのミューティ・ン
グ出力端１０５が図示しない音響機器のミューティング
回路に接続されている。
電源端子（乃に接続されると共に１そのミューティ・ン
グ出力端１０５が図示しない音響機器のミューティング
回路に接続されている。
第２図は以上におけるリセット回路１０の具体例を示す
もので、電源供給端１０４は抵抗（Ｒｓ） 、コンデン
サ（ＣＩ）を直列に介して接地されている。
もので、電源供給端１０４は抵抗（Ｒｓ） 、コンデン
サ（ＣＩ）を直列に介して接地されている。
ここで、時定数回路１０６を構成する抵抗（Ｒ１）、コ
ンデンサ（ＣＩ）の接続中点は抵抗（ＵＳ） −イン・
量−タ（１１）を直列に介して第１出力端１０１に接続
されると共に、さらにイン・々−タ（Ｉｓ）を介して第
２出力端１０２に接続されている。
ンデンサ（ＣＩ）の接続中点は抵抗（ＵＳ） −イン・
量−タ（１１）を直列に介して第１出力端１０１に接続
されると共に、さらにイン・々−タ（Ｉｓ）を介して第
２出力端１０２に接続されている。
また、抵抗（Ｒｓ） 、コンデンサ（Ｃ１）の接続中点
にエミ、りが接続されたトランジスタ（Ｑｌ）はオン状
態で上記時定数回路１０６のコンデンサ（ＣＩ）に対す
る充電電圧を即座に放電せしめる如くした制御回路ｉ６
ｖを構成するもので、そのコレクタが接地され且つその
ペースが抵抗（Ｒｓ）を介して入力端１０３に接続され
ている。
にエミ、りが接続されたトランジスタ（Ｑｌ）はオン状
態で上記時定数回路１０６のコンデンサ（ＣＩ）に対す
る充電電圧を即座に放電せしめる如くした制御回路ｉ６
ｖを構成するもので、そのコレクタが接地され且つその
ペースが抵抗（Ｒｓ）を介して入力端１０３に接続され
ている。
さらに、上記インバータ（１３）の出力端に抵抗（Ｒ４
）を介してペースが接続されたトランジスタ（Ｑｓ）
ｕミ、−ティング制御素子を構成する亀ので、そのエミ
、りが接地され且つそのコレクタが抵抗（−）を介して
電源供給１子１０４に接続されると共に図示極性のダイ
オード（２）を介してミューティング出力端１０５に接
続されている。
）を介してペースが接続されたトランジスタ（Ｑｓ）
ｕミ、−ティング制御素子を構成する亀ので、そのエミ
、りが接地され且つそのコレクタが抵抗（−）を介して
電源供給１子１０４に接続されると共に図示極性のダイ
オード（２）を介してミューティング出力端１０５に接
続されている。
而して、以上の構成において図示しない電源スイッチを
介して電源端子ケ）に電源電圧が供給されたとすると、
先ずり・セット回路１０の第１および第２出力端１０１
．１０２からその時定数回路１０σで定まる時定数を伴
った第１および第２の出力が供給される。
介して電源端子ケ）に電源電圧が供給されたとすると、
先ずり・セット回路１０の第１および第２出力端１０１
．１０２からその時定数回路１０σで定まる時定数を伴
った第１および第２の出力が供給される。
すなわち、この場合第１の出力はイン・々−タ（Ｉ１）
が反転される所定レベルとなる迄の期間“Ｈ°レベルで
あり、イン・々−タ（Ｉ２）を介する第２の出力はこの
間″Ｌ”レベルであるから、これらの出力が対応的に供
給されるマイクロコンビ１−夕１１およびメモリ１２は
イニシャライズがかけられてそれぞれ電源オン直後の一
定期間に渡って前者が確実にリセット動作をなさしめら
れると共に後者がデータ保持動作をなさしめられること
になる。
が反転される所定レベルとなる迄の期間“Ｈ°レベルで
あり、イン・々−タ（Ｉ２）を介する第２の出力はこの
間″Ｌ”レベルであるから、これらの出力が対応的に供
給されるマイクロコンビ１−夕１１およびメモリ１２は
イニシャライズがかけられてそれぞれ電源オン直後の一
定期間に渡って前者が確実にリセット動作をなさしめら
れると共に後者がデータ保持動作をなさしめられること
になる。
そして、かかる状態で一定期間経過するとインバータ（
１１）が反転するとインバータ（ｌ、）も反転するので
、第１の出力が１Ｌ”レベルになってマイクロコンピー
タ１１に対する゛リセット動作を解除して動作状態とし
、且つ第２の出力が＠Ｈ″レベルになってメモリ１２に
対するデータ保持動作を解除してメモリの入出力の禁止
の解除状部とする。
１１）が反転するとインバータ（ｌ、）も反転するので
、第１の出力が１Ｌ”レベルになってマイクロコンピー
タ１１に対する゛リセット動作を解除して動作状態とし
、且つ第２の出力が＠Ｈ″レベルになってメモリ１２に
対するデータ保持動作を解除してメモリの入出力の禁止
の解除状部とする。
つまり、これはマイクロコンぎ、−夕１１の動作中以外
にメモリ１２が動作すると、そのメモリ内容が変化する
こともあるので、前者の動作と同時に後者が動作するよ
うにリセ、ト回路１０を介して連動関係にしであるもの
である。
にメモリ１２が動作すると、そのメモリ内容が変化する
こともあるので、前者の動作と同時に後者が動作するよ
うにリセ、ト回路１０を介して連動関係にしであるもの
である。
、ｔた、電源オン直後において実質的にイニシャライズ
をかけるのを一定期間に渡るようＫしておくのけ、電源
の立上）時間が電源スイッチの切換タイミングの不定性
に基いてばらつくようになるので、それをカバーし得る
如く抵抗（Ｒ１） 、コンデンサ（Ｃｒ）による時定数
回路１０６の時定数を大きく設定しておくことＫよって
いる。
をかけるのを一定期間に渡るようＫしておくのけ、電源
の立上）時間が電源スイッチの切換タイミングの不定性
に基いてばらつくようになるので、それをカバーし得る
如く抵抗（Ｒ１） 、コンデンサ（Ｃｒ）による時定数
回路１０６の時定数を大きく設定しておくことＫよって
いる。
そして、電源端子け）に対する電源電圧が断たれる如く
した電源オフ時には、り：口、クユニ。
した電源オフ時には、り：口、クユニ。
ト１Ｂのタイマー出力端一１３２がそれ迄の１）ｒレベ
ルから＠Ｌルベルに反転されるため、リセ、ト回路１０
２おける制御回路Ｊ０７のトランジスタ（Ｑｌ）がオン
状態となって同時定数回路１０６のコンデンサ（Ｃ１）
に充電されていた電圧を即座に放電せしめるので、イン
バータ（Ｉｍ） −（Ｉｍ）が再反転される結果、マイ
クロコンピュータ１１をして強制的にリセット動作状態
にすると共に、メモリー１２をしてメモリ保持動作状態
（入出力禁止状態）とする。
ルから＠Ｌルベルに反転されるため、リセ、ト回路１０
２おける制御回路Ｊ０７のトランジスタ（Ｑｌ）がオン
状態となって同時定数回路１０６のコンデンサ（Ｃ１）
に充電されていた電圧を即座に放電せしめるので、イン
バータ（Ｉｍ） −（Ｉｍ）が再反転される結果、マイ
クロコンピュータ１１をして強制的にリセット動作状態
にすると共に、メモリー１２をしてメモリ保持動作状態
（入出力禁止状態）とする。
これによって、電源オフ時にマイクロコンビ１−一１１
が電源電圧の低下に伴っである時間遅砥動作してメモリ
１２に誤ったデータが書き込まれるのを未然に防止する
ことができる。
が電源電圧の低下に伴っである時間遅砥動作してメモリ
１２に誤ったデータが書き込まれるのを未然に防止する
ことができる。
また、電源オン直後において実質的にイニシャライズを
かけるのを一定期間に渡るようＫしておくと、音響機器
の場合その間に図示しない増幅器に対して電源が供給さ
れて不所望な音が出るよう罠なってしまうので、かかる
イニシャライズ期間中はミューティング制御素子となる
トランジスタ（Ｑ、）をオフ状態としてきニーティング
、出力端１０５から図示しない建、−ティング回路に対
してミューティング信号を出力するようにしてミューテ
ィングをかけている。
かけるのを一定期間に渡るようＫしておくと、音響機器
の場合その間に図示しない増幅器に対して電源が供給さ
れて不所望な音が出るよう罠なってしまうので、かかる
イニシャライズ期間中はミューティング制御素子となる
トランジスタ（Ｑ、）をオフ状態としてきニーティング
、出力端１０５から図示しない建、−ティング回路に対
してミューティング信号を出力するようにしてミューテ
ィングをかけている。
なお、この発明は上記し且つ図示した実施例のみに限定
されることなく、この発明の要旨を逸脱しない範囲で種
々の変形中適要が可能であることは言う迄もない。
されることなく、この発明の要旨を逸脱しない範囲で種
々の変形中適要が可能であることは言う迄もない。
従って、以上詳述したよう゛にこの発明によれば、それ
自体にメモリ保持機能を有さないマイクロコンピュータ
を使用するシステムにありて、電源のオン・オフ時にい
かなる誤動作も生じないように改良した極めて良好なる
リセ、ト回路を提、供することが可能となる。
自体にメモリ保持機能を有さないマイクロコンピュータ
を使用するシステムにありて、電源のオン・オフ時にい
かなる誤動作も生じないように改良した極めて良好なる
リセ、ト回路を提、供することが可能となる。
第１図はこの発明に係るリセ、ト回路の−実施例として
音響機器に適用する場合のマイクロコンビ、−タシステ
ムを示す構成説明図、１Ｍ２図は第１図におけるリセッ
ト回路部の具体例を示す構成説明図である。 １０・・・リセット回路、１１・・・マイクロコンぎ、
−ｊ）、１２・・・メモリ、１３・・・クロックユニッ
ト、１０６・・・時定数回路、１０７・・・制御回路、
丁・・・電源端子。
音響機器に適用する場合のマイクロコンビ、−タシステ
ムを示す構成説明図、１Ｍ２図は第１図におけるリセッ
ト回路部の具体例を示す構成説明図である。 １０・・・リセット回路、１１・・・マイクロコンぎ、
−ｊ）、１２・・・メモリ、１３・・・クロックユニッ
ト、１０６・・・時定数回路、１０７・・・制御回路、
丁・・・電源端子。
Claims (1)
- 【特許請求の範囲】 メモリ保持機能を有さないマイクロコンビ。 −夕および骸マイクロコンビ、−夕の動作に必要なデー
タを格納するメモリとに対する電源オン・オフ状態での
動作を系列化して制御可能な複数の出力を得る構成とし
たことを特徴とするリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053522A JPS58169607A (ja) | 1982-03-31 | 1982-03-31 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053522A JPS58169607A (ja) | 1982-03-31 | 1982-03-31 | リセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58169607A true JPS58169607A (ja) | 1983-10-06 |
Family
ID=12945146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57053522A Pending JPS58169607A (ja) | 1982-03-31 | 1982-03-31 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169607A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188610A (ja) * | 1985-02-15 | 1986-08-22 | Kuroi Electric Ind Co | 電子機器 |
-
1982
- 1982-03-31 JP JP57053522A patent/JPS58169607A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188610A (ja) * | 1985-02-15 | 1986-08-22 | Kuroi Electric Ind Co | 電子機器 |
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