JPH0754486B2 - メモリ保持システム - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般に揮発性メモリを有する電子装置のため
のメモリ保持システムに関し、特に、共通の発振器によ
るクロック制御される少なくとも２つの論理装置を有す
る電子装置のためのメモリ保持システムに関する。

発明の背景 多くの種類の電子装置がマイクロプロセッサ、マイクロ
コンピュータおよびカスタム（custom）論理集積回路の
ような論理装置を含んでおり、これらはデータを貯え、
装置の種々の制御機能を実行するために使われる。製造
コストを最小にしようと努力する結果、論理装置はしば
しば共通の発振器によりクロック制御される。多くの論
理装置の蓄積手段は揮発性メモリである。当該技術分野
の当業者に知られているように、揮発性メモリの論理装
置を含んでいる電子装置が電源から切り離されると、論
理装置中に貯えられたデータは完全に無くなる。このた
め、この種の論理装置が、バイアス電圧の供給停止、あ
るいは相当な減少により種々の論理装置において急速な
メモリ損失が生じないように論理装置のバイアス電圧を
保持する手段を含んでいることが望ましい。

幾つかの論理装置を含んでおり、その中の少なくとも１
つが揮発性メモリを有する装置の一例は、手で保持され
る赤外線（IR）遠隔制御装置により遠隔制御されるテレ
ビジョン受像機である。この種のテレビジョン受像機
は、通常、遠隔制御装置から受け取られる指令を解読し
保持するカスタム論理集積回路（IC）を含んでいる。ま
た、この種の受像機は、マイクロプロセッサまたはマイ
クロコンピュータ、ランダム・アクセス・メモリ（RA
M）を含んでおり、カスタム論理ICから受け取られるデ
ータを貯え、カスタムICにより必要とされる任意のデー
タ操作を行ない、受像機の種々の動作機能を実現させ
る。通常、論理装置の中の少なくとも１つ、しばしば２
つが揮発性メモリを含んでおり、従って、論理装置にバ
イアス電圧の供給が行なわれないときメモリ損失を受け
易い。受像機がターン・オフされるとき、論理装置への
バイアス電圧の遮断は生じないことを理解されたい。バ
イアス電圧の遮断は、テレビジョン受像機が交流（AC）
電圧源からプラグが抜かれるとき、もしくはAC供給線の
故障の際に発生する。

カスタム論理集積回路は遠隔制御装置から受け取られる
制御情報を貯える８ビットのレジスターを含んでいる。
例えば、テレビジョンの視聴者が受像機の音量を変えた
いものと仮定する。視聴者は手で保持される遠隔制御装
置の音量キーを押す。これにより、論理ICは所望の音量
変化を示すデータ・ストリームを受け取る。このICは所
望の指令を８ビットの値として解読し貯える。マイクロ
プロセッサは周期的に論理ICに問合せを行い、手持ちの
制御装置から受け取られた指令であるかどうか決定す
る。所望の音量変更は、変更を実行するのに必要な任意
のデータ操作を行ない、新しく操作されたデータをカス
タムICに入力して変更を実行させるマイクロプロセッサ
により示される。マイクロプロセッサはアナログのイン
ターフェース装置AIUに入力されたデータも貯える。遠
隔制御装置からの変更の受け取りとその指令の実行の間
の遅れは数ミリセカンドの程度であり、視聴者は望まし
くない遅れに気づかない。

先に述べた型式の受像機が最初に視聴者の家庭に据え付
けられるとき、受像機は視聴者の家庭で利用可能な標準
の110ボルトのAC電源により作動される。視聴者には局
地チャンネルあるいはケーブルで利用可能なチャンネル
を走査するためのチューナのプログラム方法に関する命
令が書いてある説明書が与えられる。また、視聴者は、
受像機に含まれているクロックの設定のような他の機能
をプログラムによりICメモリに入力するように指示され
る。論理装置が揮発性メモリ装置であるとき、受像機へ
の電源が瞬間的に遮断されると、貯えられた全てのデー
タが消えてしまい、視聴者は受像機を完全に再度プログ
ラムし直さなければならない。従来技術において、電源
が遮断された後の一定時間の間、メモリへの電圧を保持
するために論理装置のバイアス端子にコンデンサを設け
てメモリの保持を行っている。

この論理装置はクロック用発振器を必要とするものであ
り、受像機の製造コストを最小にするために受像機中の
全ての論理装置について同じ発振器を使用することが通
常の方法である。しかしながら、電源の遮断の間、発振
器はメモリへのバイアス電圧を保持するように意図され
たコンデンサの両端間に発生する電圧により作動され、
以ってコンデンサの電荷が急速に減少し、メモリ保持の
ために利用することのできる時間が実質的に減少する。
このような理由から、供給電圧が許容レベル以下に下が
る時間の間、電子装置中の揮発性メモリ論理装置に貯え
られたデータが消えないようにし、このような低電圧期
間の間、クロック発振器をターン・オフするシステムの
必要性が存在する。本発明はこれらの必要性を実現する
ものである。

本発明の概要 共通の発振器によって駆動される少なくとも２つの論理
装置を有する電子装置のためのメモリ保持システムは、
論理装置の少なくとも１つに電圧を保持するための手段
と電源故障の間発振器を停止させるための手段とを含ん
でいる。

実施例 第１図において、マイクロプロセッサ11すなわちマイク
ロコンピュータ（これらの用語は本明細書において交換
可能なものとして使用される）は、発振器入力（OSC I
N）端子12と発振器出力（OSC OUT）端子13を含んでい
る。発振器の周波数を決める水晶14は、端子12と13との
間に設けられ、マイクロプロセッサ11の内部構成要素と
共に発振器を形成する。発振器はマイクロプロセッサ11
中の回路により使用されるクロック・パルスを供給す
る。Ｖ＋のバイアス源がマイクロプロセッサ11のバイア
ス端子16に結合される。電荷蓄積装置17、好ましくはコ
ンデンサがバイアス端子16と大地との間に設けられる。
マイクロプロセッサ11としては、モトローラ（Motorol
a）社製のモデル番号68HC05なるマイクロプロセッサが
望ましい。

アナログのインターフェース装置（AIU）18はカスタム
倫理集積回路、望ましくはアールシーエー（RCA）社製
のモデル番号1421874−２集積回路であり、＋Vswの電圧
により電圧バイアスが与えられる。インターフェース装
置18は発振器入力（OSC IN）端子19を含んでいる。端子
19は、電流制限抵抗21を介してマイクロプロセッサ11の
発振器入力端子12と同様に振動子14の同じ側に接続され
る。両方向性のデータ・バス22がマイクロプロセッサ11
とインターフェース装置18との間に設けられる。この両
方向性のバスにより２つの論理装置11および18間の通信
が行なわれ、マイクロプロセッサ11はインターフェース
装置18の状態を問い合せ、操作データをインターフェー
ス装置18に供給することができる。

マイクロプロセッサ11およびインターフェース装置18の
発振器入力端子12と19は、供給バイアス電圧が装置に存
在する時それぞれ高インピーダンスを示す。バイアス電
圧が許容レベル以下に下がるか、あるいは存在しなくな
ると、端子12と19は低インピーダンスを示す。低い電圧
状態の間、アナログのインターフェース装置18の端子19
は、低くなる＋Vsw電圧に応答して低インピーダンスを
示す。発振器入力端子12は端子19における低インピーダ
ンスが負荷となり発振は停止される。従って、コンデン
サ17に得られる実質上すべての電荷はマイクロプロセッ
サ11のメモリを保持するために使用される。というの
は、非作動化された発振器の場合、コンデンサ17は発振
器の動作によりほとんどあるいは全く電荷を失わない。
コンデンサ17による電圧は、コンデンサ17のキャパシタ
ンスおよびマイクロプロセッサ11の内部インピーダンス
に依存して30分もしくはそれ以上保持され、この目的の
ためのコンデンサの選択は当該技術分野の当業者の設計
的事項の範囲内である。アナログのインターフェース装
置18が揮発性のメモリ装置であるならば、バイアス電圧
が無くなるとメモリ装置中のデータも無くなる。しかし
ながら、インターフェース装置18中の全てのデータはマ
イクロプロセッサ11により供給され、マイクロプロセッ
サ11により貯えられるから、貯えられたデータは永久に
無くなるものではない。適当なバイアス電圧がシステム
に再び供給されると、停電前にインターフェース装置18
中に存在した状態はデータ・バス22を介してマイクロプ
ロセッサ11によりインターフェース装置18中に回復され
る。

従来技術と比較したときの第１図の実施例の利点は、従
来技術の方法で第１図の回路を再接続することにより理
解することができる。従来技術においては、マイクロプ
ロセッサの発振器出力端子13が、破線23で示されるよう
に、アナログのインターフェース装置18の発振器入力端
子19に接続される。また、抵抗21およびそれを端子19に
接続する線は無い。このような接続の場合、バイアス電
圧が許容レベル以下に下がり、＋Vswがオフとなると
き、低インピーダンス経路はインターフェース装置19か
らコンデンサ17に存在する。従って、コンデンサ17は低
インピーダンス経路により速やかに放電され、以ってコ
ンデンサ17がマイクロプロセッサ11の揮発性メモリ中の
データを保持することのできる時間は減少する。従来技
術による結線23を使用しながらコンデンサ17の電荷保持
時間を改善する従来技術による１つの試みは、結線23中
に小さいブロッキング・コンデンサを設け、マイクロプ
ロセッサン11の端子13からインターフェース装置の端子
19への低入力インピーダンスを回避することである。し
かしながら、静電放電からの高周波遷移は直列経路を自
由に通過し、マイクロプロセッサ11はこの種の遷移に因
る故障を受け易い。

第２図は本発明のもう１つの好ましくない実施例であ
る。第２図の実施例において、第１図の部分と同様な部
分には同じ参照番号が付してある。マイクロプロセッサ
11は、ダイオード27を介して電源損失検出回路26に結合
されるリセット端子（RST）24を含んでいる。電圧応答
スイッチ、望ましくはトランジスタ28がダイオード27、
電源損失検出回路26および大地間に設けられる。トラン
ジスタ28がターン・オフになるとき、ダイオード27は電
源損失検出回路26からリセット端子24を分離する。アナ
ログのインターフェース装置18は、ラインを介して電源
損失検出回路26からバイアス電圧＋Vswを端子Vddに受け
取る。

抵抗31とコンデンサ32がマイクロプロセッサ11のリセッ
ト端子24に結合される。抵抗31とコンデンサ32により、
電源が再供給されるときリセット電圧がＶ＋電圧より遅
れ、以ってリセット後マイクロプロセッサ11が動作を開
始する少し前に振動子14は発振を開始することができ
る。コンデンサ33がバイアス線29と大地間に接続され
る。コンデンサ33は好ましい実施例として選択された例
示的マイクロプロセッサ11のために必要である。このマ
イクロプロセッサは、リセット機能を完了するためにリ
セット・ピンが低くなった後発振器の６サイクルを必要
とする。リセット線が低くなると同時に発振器を停止さ
せると適当なリセットが生じない。従って、コンデンサ
33は発振器の停止を少し遅れさせるために使用され、以
って必要とされる６つのクロック・サイクルを発生させ
リセット機能を完了させる。

動作において、適当なバイアス電圧がマイクロプロセッ
サ11と電源損失検出回路26の両方に存在するときは、ト
ランジスタ28は非導通状態であり、ライン29は高い状態
にありバイアス電圧＋Vswをアナログのインターフェー
ス装置18に供給する。電源損失検出回路26がバイアス電
圧Vinの損失を検出すると、トランジスタ28は導通状態
になり、マイクロプロセッサ11のリセット端子24を低く
し、且つインターフェース装置18に＋Vswのバイアス電
圧を供給しなくなる。コンデンサ33が放電してインター
フェス装置18の端子19が低インピーダンスになると、マ
イクロプロセッサ11の発振器入力端子12に低インピーダ
ンスの負荷がかかり、マイクロプロセッサ11の発振器が
停止される。次いで、コンデンサ17の電荷はマイクロプ
ロセッサ11の揮発性メモリ中に貯えられたデータを保持
する目的のためだけに利用される。バイアス電圧がシス
テムに回復されると、トランジスタ28はターン・オフと
なり、インターフェース装置18への＋Vsw電圧が回復さ
れる。入力電圧Vinが回復すると、インターフェース装
置チップ18の端子19は高インピーダンス状態に戻り、マ
イクロプロセッサ11の発振器は動作し始める。

【図面の簡単な説明】

第１図は、本発明の最も簡単で、最も安価な好ましい実
施例である。 第２図は、本発明の第２の好ましい実施例である。 11……マイクロプロセッサ、14……振動子、17……コン
デンサ、18……アナログのインターフェース装置（AI
U）、21……抵抗、22……データ・バス、26……電源損
失検出回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】電源が失われている間、それぞれ電圧の減
   少を示す第１と第２のバイアス電圧源と、 前記第１と第２のバイアス電圧をそれぞれ受け取るよう
   に結合されたそれぞれのバイアス電圧入力端子を備え、
   かつ、共通のクロック信号を受け取るために互いに結合
   されたそれぞれの発振器入力端子を備えている第１およ
   び第２の集積回路と、 前記第１の集積回路の内部にある第１の構成要素と該第
   １の集積回路の外部にある第２の振動要素から成り、前
   記共通のクロック信号を発生する発振器であって、前記
   第２の振動要素は前記第１の集積回路の発振器出力端子
   と前記発振器入力端子に結合されて前記第１および第２
   の集積回路に前記共通のクロック信号を供給する、前記
   発振器と、 前記第１の集積回路の内部にあってデータを貯えるメモ
   リ手段であり、電源が失われている間、前記第１のバイ
   アス電圧が前記電圧の減少を示すと、貯えられたデータ
   が失われる、メモリ手段と、 前記第１の集積回路の前記バイアス電圧入力端子に結合
   され、電源が失われている間の予め定めれられる時間の
   間、前記第１のバイアス電圧を実質的に保持して、少な
   くとも前記予め定められる時間の間前記メモリ手段に貯
   えられたデータが失われるのを防止する電荷蓄積手段と
   を含み、 前記第２の集積回路は、電源が失われている間、前記第
   ２のバイアス電圧の前記電圧の減少に応答して、該第２
   の集積回路の前記発振器入力端子が低インピーダンスを
   示し、 前記低インピーダンスが前記発振器の負荷となり前記共
   通のクロック信号の発生を停止する、メモリ保持システ
   ム。
2. 【請求項２】前記第２のバイアス電圧を前記第２の集積
   回路に供給する電源損失検出手段と、 前記電源損失検出手段に結合され、電源損失の検出に応
   答して、前記第１の集積回路のリセット端子にリセット
   信号を選択的に結合させるスイッチと、 前記電源損失検出手段と前記第２の集積回路に結合さ
   れ、前記電源の損失により生じた前記第２のバイアス電
   圧の減少が前記第２の集積回路に加えられるのを、前記
   リセット信号が所定の時間の間前記スイッチにより前記
   第１の集積回路に結合されるまで、遅れさせる手段とを
   含む、請求項（１）記載のメモリ保持システム。