JPS58163989A - Ｃｒｔデイスプレイ制御装置における同期信号発生回路 - Google Patents
Ｃｒｔデイスプレイ制御装置における同期信号発生回路Info
- Publication number
- JPS58163989A JPS58163989A JP57047710A JP4771082A JPS58163989A JP S58163989 A JPS58163989 A JP S58163989A JP 57047710 A JP57047710 A JP 57047710A JP 4771082 A JP4771082 A JP 4771082A JP S58163989 A JPS58163989 A JP S58163989A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- counter
- frequency
- generation circuit
- synchronization signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＣＲＴディスプレイのビデオＰＪ Ｍ ８号
を発生するＣＲＴディスプレイ制御装置における同期信
号発生回路に関する。
を発生するＣＲＴディスプレイ制御装置における同期信
号発生回路に関する。
ＣＲＴディスプレイ制御装置はビデオ信号生成回路にデ
ータとともに同期信号発生回路からの垂直同期信号、水
平同期信号を入力してビデオ信号を生成し、そのビデオ
信号でＣＲＴディスプレイを制御して文字等を表示する
ようにしている。ところで日本では地域によって電源周
波数が５０Ｈｚ、６０ＨｚｌＣ変化する。そして例えば
６０ Ｈｚの垂直同期信号で５０ Ｈｚの電源周波数を
用いるとＣＲＴディスプレイの画面が不安定になる問題
がある。
ータとともに同期信号発生回路からの垂直同期信号、水
平同期信号を入力してビデオ信号を生成し、そのビデオ
信号でＣＲＴディスプレイを制御して文字等を表示する
ようにしている。ところで日本では地域によって電源周
波数が５０Ｈｚ、６０ＨｚｌＣ変化する。そして例えば
６０ Ｈｚの垂直同期信号で５０ Ｈｚの電源周波数を
用いるとＣＲＴディスプレイの画面が不安定になる問題
がある。
このため、従来の同期信号発生回路では５０Ｈｚ用と６
０ Ｈｚ用の２種類の水晶発振子を設けてクロック発生
器を構成し、その両水晶発振子を５０ Ｈｚ電源と６０
Ｈｚ電源とで切換えて使用していた。しかし水晶発振
子は高価であシ、このように２種類の水晶発振子を使用
したのでは経済性が悪い欠点があった。
０ Ｈｚ用の２種類の水晶発振子を設けてクロック発生
器を構成し、その両水晶発振子を５０ Ｈｚ電源と６０
Ｈｚ電源とで切換えて使用していた。しかし水晶発振
子は高価であシ、このように２種類の水晶発振子を使用
したのでは経済性が悪い欠点があった。
この発明はこのような欠点を除去するために為されたも
ので経済性を向上でき、しかも周波数切換えが容易にで
きるＣＲＴディスプレイ制御装置における同期信号発生
回路を提供することを目的とする〇 〔発明の概要〕 この発明はクロック発生器を１個の水晶発振子で構成し
、そのクロック発生器からのクロック信号’ｔ”ａ数段
のカウンタで順次分周し、かつ切換接点によって各カウ
ンタのうち特定のカウンタのリセットタイミングを所定
のサイクル毎に変化させるか否かを選択するとともに他
の特定のカウンタのリセットタイミングを変化させ、各
カウンタのうち最終段のカウンタから垂直同期信号を発
生させるとともにその垂直同期信号の同期周波数を各切
換接点の切換え接続のみによって可変するようにしたも
のである。
ので経済性を向上でき、しかも周波数切換えが容易にで
きるＣＲＴディスプレイ制御装置における同期信号発生
回路を提供することを目的とする〇 〔発明の概要〕 この発明はクロック発生器を１個の水晶発振子で構成し
、そのクロック発生器からのクロック信号’ｔ”ａ数段
のカウンタで順次分周し、かつ切換接点によって各カウ
ンタのうち特定のカウンタのリセットタイミングを所定
のサイクル毎に変化させるか否かを選択するとともに他
の特定のカウンタのリセットタイミングを変化させ、各
カウンタのうち最終段のカウンタから垂直同期信号を発
生させるとともにその垂直同期信号の同期周波数を各切
換接点の切換え接続のみによって可変するようにしたも
のである。
第１図はＣＲＴディスプレイ制御装置を示すブロック図
で、１はマイクロプロセッサ、２はＲＯＭ、 ＲＡＭに
よって形成される記憶装置、３はアドレスデコーダ、４
はキーゲート回路、５はビデオ信号生成回路である。前
記記憶装置２、キーが−ド回路４及びビデオ信号生成回
路５は前記マイクロプロセッサ１に対してデータバス６
及びアドレスバス７を介してそれぞれ接続され、前記ア
ドレスデコーダ３は上記マイクロノロセッサ１に対して
上記アドレスバス７を介して接続されている０８はクロ
ック発生器を内蔵 ）した同期信号発生回路で、
この発生（ロ）路８からクロック信号Ｃを前記マイクロ
プロセッサ１に出力するとともに前記ビデオ信号生成回
路５に同期信号Ｓ及びビデオアドレスＶＡを出力してい
る。前記ビデオ信号生成回路５は前記マイクロプロセッ
サ１に制御されて入力されるデータを同期信号発生回路
８から入力される同期信号Ｓと合成してビデオ信号Ｖを
生成しＣＲＴディスプレイ９に供給している。前記ＣＲ
Ｔディスプレイ９は入力されるビデオ信号Ｖによって文
字等をＣＲＴ画面上に表示している。
で、１はマイクロプロセッサ、２はＲＯＭ、 ＲＡＭに
よって形成される記憶装置、３はアドレスデコーダ、４
はキーゲート回路、５はビデオ信号生成回路である。前
記記憶装置２、キーが−ド回路４及びビデオ信号生成回
路５は前記マイクロプロセッサ１に対してデータバス６
及びアドレスバス７を介してそれぞれ接続され、前記ア
ドレスデコーダ３は上記マイクロノロセッサ１に対して
上記アドレスバス７を介して接続されている０８はクロ
ック発生器を内蔵 ）した同期信号発生回路で、
この発生（ロ）路８からクロック信号Ｃを前記マイクロ
プロセッサ１に出力するとともに前記ビデオ信号生成回
路５に同期信号Ｓ及びビデオアドレスＶＡを出力してい
る。前記ビデオ信号生成回路５は前記マイクロプロセッ
サ１に制御されて入力されるデータを同期信号発生回路
８から入力される同期信号Ｓと合成してビデオ信号Ｖを
生成しＣＲＴディスプレイ９に供給している。前記ＣＲ
Ｔディスプレイ９は入力されるビデオ信号Ｖによって文
字等をＣＲＴ画面上に表示している。
前記同期信号発生回路８の要部は第２図に示すように構
成されている。すなわち１個の水晶発振子を設けたクロ
ック発生器１０と２つの入力端子Ａｉｎ、 Ｂ１ｎ５４
つの出力端子Ａ、Ｂ、Ｃ。
成されている。すなわち１個の水晶発振子を設けたクロ
ック発生器１０と２つの入力端子Ａｉｎ、 Ｂ１ｎ５４
つの出力端子Ａ、Ｂ、Ｃ。
Ｄ及びリセット端子Ｒ（０）１． Ｒ（０）２を有する
第１〜第４の１６進カウンタ１１，１２．１３゜１４と
を設けている。前記クロック発生器１０は水晶発振子か
らの信号を分周して例えば８８７ｋＨｚ （１，１３μ
ｍ）のクロック信号を出力するように構成されている。
第１〜第４の１６進カウンタ１１，１２．１３゜１４と
を設けている。前記クロック発生器１０は水晶発振子か
らの信号を分周して例えば８８７ｋＨｚ （１，１３μ
ｍ）のクロック信号を出力するように構成されている。
前記第１〜第４のカウンタ１１〜１４は入力端子Ｂｉｎ
に入力される信号５− を２分周して出力端子Ｂから出力し、４分周して出力端
子Ｃから出力し、８分周して出力端子りから出力し、か
つ入力端子Ａｉｎ Ｋ入力される信号を２分周して出力
端子Ａから出力するように構成されている。前記第１の
カウンタ１１は入力端子Ｂｉｎに前記クロック信号を入
力して出力端子Ｂから２．２５μＳの分周信号Ｃ３を出
力するとともに出力端子Ｃから４．５１μＳの分周信号
Ｃ４を出力している。前記第２０カウンタ１２は入力端
子Ａ１ｎ１Ｃ前記分周信号Ｃ４を入力して出力端子Ａか
ら９．０２μＢＯ分周信号Ｃ８を出力するとともに入力
端子旧ｎにその分周信号Ｃ８を入力して出力端子Ｂから
１８．０４μＢの分局信号Ｃｔｓを出力するとともに出
力端子Ｃから３６．０８μ−の分周信号Ｃ■を出力し、
さらに出力端子りから６３．１μＢの水平同期信号Ｈ８
を出力している。この第２のカウンタ１２は出力端子Ｂ
、Ｃ，Ｄが共にハイレベルのとき３入力用ナンドｆ−ト
１５及びインバータ１６を介してリセットされるように
形成され、機能的には１４６一 進カウンタになっている。そして出力端子りからの信号
はその端子りがハイレベルになるまでの３６．１μ８間
ローレベルとなシ、その端子りがハイレベルになってか
らカウンタがリセットされるまでの２７，０μＳ間ハイ
レベルとなる信号になる。前記第３のカウンタ１３は入
力端子Ａｉｎに前記水平同期信号Ｈ８を入力して出力端
子Ａから分周信号Ｌｌを出力するとともに入力端子Ｂｉ
ｎにその分周信号Ｌｌを入力して出力端子Ｂから分周信
号Ｌ２を出力し、出力端子Ｃから分周信号Ｌ４を出力し
、さらに出力端子りから分周信号Ｌ８を出力している。
に入力される信号５− を２分周して出力端子Ｂから出力し、４分周して出力端
子Ｃから出力し、８分周して出力端子りから出力し、か
つ入力端子Ａｉｎ Ｋ入力される信号を２分周して出力
端子Ａから出力するように構成されている。前記第１の
カウンタ１１は入力端子Ｂｉｎに前記クロック信号を入
力して出力端子Ｂから２．２５μＳの分周信号Ｃ３を出
力するとともに出力端子Ｃから４．５１μＳの分周信号
Ｃ４を出力している。前記第２０カウンタ１２は入力端
子Ａ１ｎ１Ｃ前記分周信号Ｃ４を入力して出力端子Ａか
ら９．０２μＢＯ分周信号Ｃ８を出力するとともに入力
端子旧ｎにその分周信号Ｃ８を入力して出力端子Ｂから
１８．０４μＢの分局信号Ｃｔｓを出力するとともに出
力端子Ｃから３６．０８μ−の分周信号Ｃ■を出力し、
さらに出力端子りから６３．１μＢの水平同期信号Ｈ８
を出力している。この第２のカウンタ１２は出力端子Ｂ
、Ｃ，Ｄが共にハイレベルのとき３入力用ナンドｆ−ト
１５及びインバータ１６を介してリセットされるように
形成され、機能的には１４６一 進カウンタになっている。そして出力端子りからの信号
はその端子りがハイレベルになるまでの３６．１μ８間
ローレベルとなシ、その端子りがハイレベルになってか
らカウンタがリセットされるまでの２７，０μＳ間ハイ
レベルとなる信号になる。前記第３のカウンタ１３は入
力端子Ａｉｎに前記水平同期信号Ｈ８を入力して出力端
子Ａから分周信号Ｌｌを出力するとともに入力端子Ｂｉ
ｎにその分周信号Ｌｌを入力して出力端子Ｂから分周信
号Ｌ２を出力し、出力端子Ｃから分周信号Ｌ４を出力し
、さらに出力端子りから分周信号Ｌ８を出力している。
前記第３のカウンタ１３は３人力用ナントゲート１７及
びインバータ１８を介してリセットされるよう罠なって
いる。前記ナンドダート１７の１つの入力端子を前記第
３０カウンタ１３の出力端子りに接続し、他の１つの入
力端子をそのカウンタ１３の出力端子ＣＫ接続するとと
もに第１の切換接点１９の第１接点１９ｍに接続し、残
シの１つの入力端子を上記第１の切換接点１９の共通接
点１９ｃに接続している。また前記第１０カウンタ１４
は前記第３のカウンタ１３の出力端子りからの分周信号
Ｌｓをその入力端子Ａｉｎに入力して出力端子Ａから分
周信号Ｒ１を出力している。前記第４のカウンタ１４は
その入力端子Ａｉｎに前記第１のカウンタ１４からの分
周信号Ｒ１を入力して出力端子Ａから分局信号Ｒ２を出
力するとともにその分周信号Ｒ１を入力端子Ｂｉｎに入
力して出力端子Ｂから分周信号Ｒ４を出力し、かつ出力
端子Ｃから分周信号Ｒ８を出力し、さらに出力端子りか
ら垂直同期信号■Ｓを出力している。前記第４のカウン
タ１４は３人力用ナントゲート２０及びインバータ２１
管介してリセットされるようになっている。前記ナント
ゲート２００１つの入力端子を前記第４のカウンタ１４
の出力端子りに接続し、他の１つの入力端子を第２の切
換端子２２の共通接点２２ｅに接続し、残りの１つの入
力端子を上記 ）第４のカウンタ１４の出力端
子ＡＫｉ続している０前記第２の切換端子２２はその共
通接点２２ｃを前記第４のカウンタ１４の出力端子Ｂに
接続した第１接点２２ａ及び出力端子Ｃに接続した第２
接点２２ｂに選択的に接続するようにしている。
びインバータ１８を介してリセットされるよう罠なって
いる。前記ナンドダート１７の１つの入力端子を前記第
３０カウンタ１３の出力端子りに接続し、他の１つの入
力端子をそのカウンタ１３の出力端子ＣＫ接続するとと
もに第１の切換接点１９の第１接点１９ｍに接続し、残
シの１つの入力端子を上記第１の切換接点１９の共通接
点１９ｃに接続している。また前記第１０カウンタ１４
は前記第３のカウンタ１３の出力端子りからの分周信号
Ｌｓをその入力端子Ａｉｎに入力して出力端子Ａから分
周信号Ｒ１を出力している。前記第４のカウンタ１４は
その入力端子Ａｉｎに前記第１のカウンタ１４からの分
周信号Ｒ１を入力して出力端子Ａから分局信号Ｒ２を出
力するとともにその分周信号Ｒ１を入力端子Ｂｉｎに入
力して出力端子Ｂから分周信号Ｒ４を出力し、かつ出力
端子Ｃから分周信号Ｒ８を出力し、さらに出力端子りか
ら垂直同期信号■Ｓを出力している。前記第４のカウン
タ１４は３人力用ナントゲート２０及びインバータ２１
管介してリセットされるようになっている。前記ナント
ゲート２００１つの入力端子を前記第４のカウンタ１４
の出力端子りに接続し、他の１つの入力端子を第２の切
換端子２２の共通接点２２ｅに接続し、残りの１つの入
力端子を上記 ）第４のカウンタ１４の出力端
子ＡＫｉ続している０前記第２の切換端子２２はその共
通接点２２ｃを前記第４のカウンタ１４の出力端子Ｂに
接続した第１接点２２ａ及び出力端子Ｃに接続した第２
接点２２ｂに選択的に接続するようにしている。
前記第１のカウンタ１１からの分周信号Ｒ。
と前記第４のカウンタ１４からの垂直同期信号■Ｓとを
２人力用ナントゲート２３に入力し、そのナントゲート
２３の出力と前記第３のカウンタ１３からの分周信号Ｌ
１ とを否定入力形の２人カアンドグート２４に入力し
、そのアンドダート２４の出力をインバータ２５を介し
て前記第１の切換接点１９の第２接点１９ｂＫ印加して
いる◇前記第１の切換接点１９はその共通接点１９ａを
第１接点１９１Ｌ及び第２接点１９ｂに選択的に接続す
るようにしている。前記第１のカウンタ１１からの分周
信号Ｃ１ｅ Ｃ４＋Ｒ１、第２のカウンタ１２からの分
周信号Ｃ容。
２人力用ナントゲート２３に入力し、そのナントゲート
２３の出力と前記第３のカウンタ１３からの分周信号Ｌ
１ とを否定入力形の２人カアンドグート２４に入力し
、そのアンドダート２４の出力をインバータ２５を介し
て前記第１の切換接点１９の第２接点１９ｂＫ印加して
いる◇前記第１の切換接点１９はその共通接点１９ａを
第１接点１９１Ｌ及び第２接点１９ｂに選択的に接続す
るようにしている。前記第１のカウンタ１１からの分周
信号Ｃ１ｅ Ｃ４＋Ｒ１、第２のカウンタ１２からの分
周信号Ｃ容。
Ｃ１６並びに水平同期信号Ｈ８，第３のカウンタ１３か
らの分周信号Ｌ８及び第４のカウンタ１４からの分周信
号ａｍ Ｉ Ｒ４並びに垂直同期９− 信号ｖＳをそれぞれ出力回路２６に入力している。
らの分周信号Ｌ８及び第４のカウンタ１４からの分周信
号ａｍ Ｉ Ｒ４並びに垂直同期９− 信号ｖＳをそれぞれ出力回路２６に入力している。
前記出力回路２６は２人力用アンドゲート２７の一方の
入力端子に分周信号ＣｔＳを入力するとともに他方の入
力端子にインバータ２８を介して分周信号Ｃａを入力し
、そのアンドゲート２７の出力をＤ形フリップフロップ
２９の入力端子りに入力している。また前記フリップフ
ロップ２９のクロック入力端子ＣＬＫに切換スイッチ３
０の一方の接点３ノを介して分局信号Ｃ２を入力すると
ともに他方の接点３２を介して分局信号Ｃ４を入力して
いる。また前記フリップフロップ２９のクリア端子ＣＬ
Ｈに水平同期信号Ｈ８を入力している。前記フリップフ
ロップ２９の出力端子Ｑからのセット出力を２人力用ナ
ンドｅ−ト３３，３４の一方の入力端子にそれぞれ入力
している。また前記出力回路２６は２人力用アンドゲー
トｓ５の一方の入力端子に分周信号Ｌ＄を入力するとと
もに他方の入力端子にインバータ３６を介して分局信号
Ｒ１を入力し、そのアンドゲート３５の出力を２人力用
アンド１０− ゲート３７の一方の入力端子に入力している。
入力端子に分周信号ＣｔＳを入力するとともに他方の入
力端子にインバータ２８を介して分周信号Ｃａを入力し
、そのアンドゲート２７の出力をＤ形フリップフロップ
２９の入力端子りに入力している。また前記フリップフ
ロップ２９のクロック入力端子ＣＬＫに切換スイッチ３
０の一方の接点３ノを介して分局信号Ｃ２を入力すると
ともに他方の接点３２を介して分局信号Ｃ４を入力して
いる。また前記フリップフロップ２９のクリア端子ＣＬ
Ｈに水平同期信号Ｈ８を入力している。前記フリップフ
ロップ２９の出力端子Ｑからのセット出力を２人力用ナ
ンドｅ−ト３３，３４の一方の入力端子にそれぞれ入力
している。また前記出力回路２６は２人力用アンドゲー
トｓ５の一方の入力端子に分周信号Ｌ＄を入力するとと
もに他方の入力端子にインバータ３６を介して分局信号
Ｒ１を入力し、そのアンドゲート３５の出力を２人力用
アンド１０− ゲート３７の一方の入力端子に入力している。
また前記出力回路２６は２人力用アンドダート３８の一
方の入力端子に分周信号Ｒ３を第３の切換接点３９の第
１接点３９ａ１共通接点３９ａを介して入力するととも
にインバータ４０及び上記第３の切換接点３９０８ｇ２
接点３９ｂ１共通接点３９ｃを介して入力し、かつ他方
の入力端子に垂直同期信号ＶＳを入力している。そして
前記アンドゲート３８の出力を前記アンドダート３７の
他方の入力端子に入力し、そのアンドダート３７の出力
を２入力用アンド？ −） ４１の一方の入力端＋Ｋ入
力している。前記アンドゲート４１の他方の入力端子に
はハイレベル信号が抵抗４２及び第４の切換接点４３の
第１接点４３ａ１共通接点４３ｏを介して入力されると
ともに分局信号Ｒ４が上記第４の切換接点４３の第２接
点４３ｂ１共通接点４３ｃを介して入力されている。前
記アンドゲート４１の出力を前記ナンドｆ−） ３４の
他方の入力端子に入力するとともに２人力用ナンドダー
ト４４の一方の入力端子に入力している０前記ナントゲ
ート３３．４４の他方の入力端子には前記ナンドダート
３４の出力が入力されている。前記ナンドダート３３．
４４の田方を２人力用ナントゲート４５に入力し、その
ナントゲート４５がら最終的な垂直同期信号５ＹＮＣを
出力している。
方の入力端子に分周信号Ｒ３を第３の切換接点３９の第
１接点３９ａ１共通接点３９ａを介して入力するととも
にインバータ４０及び上記第３の切換接点３９０８ｇ２
接点３９ｂ１共通接点３９ｃを介して入力し、かつ他方
の入力端子に垂直同期信号ＶＳを入力している。そして
前記アンドゲート３８の出力を前記アンドダート３７の
他方の入力端子に入力し、そのアンドダート３７の出力
を２入力用アンド？ −） ４１の一方の入力端＋Ｋ入
力している。前記アンドゲート４１の他方の入力端子に
はハイレベル信号が抵抗４２及び第４の切換接点４３の
第１接点４３ａ１共通接点４３ｏを介して入力されると
ともに分局信号Ｒ４が上記第４の切換接点４３の第２接
点４３ｂ１共通接点４３ｃを介して入力されている。前
記アンドゲート４１の出力を前記ナンドｆ−） ３４の
他方の入力端子に入力するとともに２人力用ナンドダー
ト４４の一方の入力端子に入力している０前記ナントゲ
ート３３．４４の他方の入力端子には前記ナンドダート
３４の出力が入力されている。前記ナンドダート３３．
４４の田方を２人力用ナントゲート４５に入力し、その
ナントゲート４５がら最終的な垂直同期信号５ＹＮＣを
出力している。
前記第２のカウンタ１２の水平同期信号Ｈ８と前記第４
カウンタ１４の垂直同期信号ｖＳとを２人力用ノアゲー
ト４６に入力し、そのノアｆ−）４６からブランク信号
ＢＬＡＮＫを発生している。
カウンタ１４の垂直同期信号ｖＳとを２人力用ノアゲー
ト４６に入力し、そのノアｆ−）４６からブランク信号
ＢＬＡＮＫを発生している。
なお、前記切換スイッチ３ｏはＣＲＴディスゾレイ９の
１行の文字表示が６４文字が３２文字かによって切換え
るスイッチで、６４文字のときには一方の接点３１をオ
ンに設定し、３２文字のときには他方の接点３２をオン
に設定する。
１行の文字表示が６４文字が３２文字かによって切換え
るスイッチで、６４文字のときには一方の接点３１をオ
ンに設定し、３２文字のときには他方の接点３２をオン
に設定する。
このように構成された本発明実施例装置において６０
Ｈｚに同期する垂直同期信号５ＹＮＣを発生させるＫは
各切換接点Ｊ９，２２．ｓ９，４３ Ｓの共通
接点１９ｅ、２２ｅ、３９ａ、４３ａｔ−それぞれ第１
接点１９ｍ、２２ｍ、３９ｍ。
Ｈｚに同期する垂直同期信号５ＹＮＣを発生させるＫは
各切換接点Ｊ９，２２．ｓ９，４３ Ｓの共通
接点１９ｅ、２２ｅ、３９ａ、４３ａｔ−それぞれ第１
接点１９ｍ、２２ｍ、３９ｍ。
４３ｈＫ接続すればよい０ζうすることによって第３の
カウンタ１３は出力端子Ｃ，Ｄが共にハイレベルのとき
リセットされることになシ１２進カウンタとなる。また
第４のカウンタ１４は出力端子Ａ、Ｂ、Ｄが共にハイレ
ベルのときリセットされることになシス１進カウンタと
なる。しかして６３．１μＳの水平同期信号群が第３の
カウンタ１３で１２分周され、第１のカウンタ１１で２
分周され、さらに第４のカウンタ１４で１１分周されて
略１６．７ｍｍ、すなわち６０ Ｈｚの垂直同期信号■
Ｓとなる。この垂直同期信号ＶＳは出力回路２６で最終
的に整形されＣＲＴディスプレイ９のための６０ Ｈｚ
の垂直同期信号８ＹＮＣとして出力される。
カウンタ１３は出力端子Ｃ，Ｄが共にハイレベルのとき
リセットされることになシ１２進カウンタとなる。また
第４のカウンタ１４は出力端子Ａ、Ｂ、Ｄが共にハイレ
ベルのときリセットされることになシス１進カウンタと
なる。しかして６３．１μＳの水平同期信号群が第３の
カウンタ１３で１２分周され、第１のカウンタ１１で２
分周され、さらに第４のカウンタ１４で１１分周されて
略１６．７ｍｍ、すなわち６０ Ｈｚの垂直同期信号■
Ｓとなる。この垂直同期信号ＶＳは出力回路２６で最終
的に整形されＣＲＴディスプレイ９のための６０ Ｈｚ
の垂直同期信号８ＹＮＣとして出力される。
また、５０Ｈｚに同期する垂直同期信号５ＹＮＣを発生
するには各切換接点１ｙ、２２，３９゜４３の共通接点
１９ ｃ 、 ２２ ａ 、 ３９ ｃ 、 ４３ｅ
をそれぞれ第２接点ｘ９ｂ、２２ｂ、Ｊ９ｂ。
するには各切換接点１ｙ、２２，３９゜４３の共通接点
１９ ｃ 、 ２２ ａ 、 ３９ ｃ 、 ４３ｅ
をそれぞれ第２接点ｘ９ｂ、２２ｂ、Ｊ９ｂ。
４３ｂに接続すればよい。こうすることによって第４の
カウンタ１４は今度は出力端子Ａ、Ｃ。
カウンタ１４は今度は出力端子Ａ、Ｃ。
１３−
りが共にハイレベルのときリセットされることになシ１
３進カウンタとなる。また第３のカウンタ１３はナント
ゲート２３、否定入力形アンドゲート２４及びインバー
タ２５の直列回路の作用により５０ Ｈｚの１サイクル
期間において２６回カウントアッ７°（第１のカウンタ
１１が２進、第４０カウンタ１４が１３進となっている
。）することになるが、そのうち２１回が１２進カウン
タとして機能するが第４０カウンタ１４からの垂直同期
信号ｖＳがハイレベルとなるの間の５回が出力端子Ａか
らの分周信号Ｌ１がハイレベルとなる条件が加わって１
３進カウンタとして機能する。すなわち、所定のサイク
ル毎に第３のカウンタ１３はリセットされるタイミング
が変化することになる０しがして、６３．１μ畠の水平
同期信号Ｈ８が合計３１７分周されて垂直同期信号ｖＳ
が発生することになシ、垂直同期信号ＶＳは２０．０
ｍｓ ％すなわち５０ Ｈｚとなる。こうして得られた
垂直同期信号ＶＳは出力回路２６で最終的に整形されて
ＣＲＴディスプレイ１４− ９のための５０ Ｈｚの垂直同期信号５ＹＮＣとして出
力される。
３進カウンタとなる。また第３のカウンタ１３はナント
ゲート２３、否定入力形アンドゲート２４及びインバー
タ２５の直列回路の作用により５０ Ｈｚの１サイクル
期間において２６回カウントアッ７°（第１のカウンタ
１１が２進、第４０カウンタ１４が１３進となっている
。）することになるが、そのうち２１回が１２進カウン
タとして機能するが第４０カウンタ１４からの垂直同期
信号ｖＳがハイレベルとなるの間の５回が出力端子Ａか
らの分周信号Ｌ１がハイレベルとなる条件が加わって１
３進カウンタとして機能する。すなわち、所定のサイク
ル毎に第３のカウンタ１３はリセットされるタイミング
が変化することになる０しがして、６３．１μ畠の水平
同期信号Ｈ８が合計３１７分周されて垂直同期信号ｖＳ
が発生することになシ、垂直同期信号ＶＳは２０．０
ｍｓ ％すなわち５０ Ｈｚとなる。こうして得られた
垂直同期信号ＶＳは出力回路２６で最終的に整形されて
ＣＲＴディスプレイ１４− ９のための５０ Ｈｚの垂直同期信号５ＹＮＣとして出
力される。
こうして得られた垂直同期信号５ＹＮＣ、フアゲート４
６を介して得られるブランク信号ＢＬＡＮＣ。
６を介して得られるブランク信号ＢＬＡＮＣ。
並びに各分周信号Ｌ１ ＋ Ｌ、 ＋ Ｌ４ ＋ Ｌ’
Ｓが同期信号Ｓとしてビデオ信号生成回路５に出力され
るとともに各分周信号ｃ２１ ｃ４１ ｃｍ ＊”１６
＋ Ｃ３□＋ Ｒ１＋ Ｒ２＋ Ｒ４＋ Ｒ８の信号
がビデオアドレスとしてビデオ信号生成回路５に出力さ
れる。
Ｓが同期信号Ｓとしてビデオ信号生成回路５に出力され
るとともに各分周信号ｃ２１ ｃ４１ ｃｍ ＊”１６
＋ Ｃ３□＋ Ｒ１＋ Ｒ２＋ Ｒ４＋ Ｒ８の信号
がビデオアドレスとしてビデオ信号生成回路５に出力さ
れる。
このようにクロック発生器としては１個の水晶発振子を
設けた８ ８７ ｋＨｚのクロック信号を発生するもの
のみを使用することによって５０Ｈｚと６０ Ｈｚの垂
直同期信号を簡単な接点切換えのみによって発生させる
ことができる。したがって高価な水晶発振子を１個少な
くして水晶発振子を２個使用した場合と同様の機能が得
られ経済性を向上できる。
設けた８ ８７ ｋＨｚのクロック信号を発生するもの
のみを使用することによって５０Ｈｚと６０ Ｈｚの垂
直同期信号を簡単な接点切換えのみによって発生させる
ことができる。したがって高価な水晶発振子を１個少な
くして水晶発振子を２個使用した場合と同様の機能が得
られ経済性を向上できる。
なお、前記実施例では５０ Ｈｚと６０ Ｈｚの２種の
垂直同期信号を発生させる場合について述べたが〃）な
らずしもこれに限定されるものではなく、３種以上の垂
直同期信号を発生させることも容易に実現できるもので
ある。
垂直同期信号を発生させる場合について述べたが〃）な
らずしもこれに限定されるものではなく、３種以上の垂
直同期信号を発生させることも容易に実現できるもので
ある。
以上この発明によれば使用する水晶発振子を１個で複数
周波数の垂直同期信号を発生することができて経済性を
向上でき、しかも各垂直同期信号の発生を接点切換えに
よって容易にできるＣＲＴディスプレイ制御装置におけ
る同期信号発生回路を提供できるものである。
周波数の垂直同期信号を発生することができて経済性を
向上でき、しかも各垂直同期信号の発生を接点切換えに
よって容易にできるＣＲＴディスプレイ制御装置におけ
る同期信号発生回路を提供できるものである。
第１図はこの発明の実施例を示すブロック図、第２図は
同実施例における要部の回路構成図である。 ５・・・ビデオ信号生成回路、８・・・同期信号発生回
路、９− ＣＴ’ｒ７Ｊイスプレイ、 １１，１２，１
３゜１４・・・カウンタ、１７・・・３人力用ナンドダ
ート、１９・・・第１の切換接点、２０・・・３入力用
ナンドｆ−）、２２・・・第２の切換接点、２３・・・
２入力用ナンド？−）、２４・・・否定入力形の２人力
アンドダート。 １７− 第１図
同実施例における要部の回路構成図である。 ５・・・ビデオ信号生成回路、８・・・同期信号発生回
路、９− ＣＴ’ｒ７Ｊイスプレイ、 １１，１２，１
３゜１４・・・カウンタ、１７・・・３人力用ナンドダ
ート、１９・・・第１の切換接点、２０・・・３入力用
ナンドｆ−）、２２・・・第２の切換接点、２３・・・
２入力用ナンド？−）、２４・・・否定入力形の２人力
アンドダート。 １７− 第１図
Claims (1)
- 水晶発振子を設けたクロック発生器からのクロック信号
を分周して同期信号を発生する同期信号発生回路と、こ
の同期信号発生回路からの同期信号を入力するとともに
データを入力してビデオ信号を生成しＣＲＴディスプレ
イを制御するビデオ信号生成回路とからなるＣＲＴディ
スプレイ制御装置において、前記同期信号発生回路は、
前記クロック信号を複数段に分周するとともにそれぞｎ
分周比の異なる複数の分周信号を出力する被数段のカウ
ンタと、この各カウンタのうち特定のカウンタのリセッ
トタイミングを所定のサイクル毎に変化させるか否かを
選択する１１１ｇ１の切換接点と、上記各カウンタのう
ち他の特定のカウンタのリセットタイミングを変化させ
るｍ２の切換接点からなシ、前記各カウンタのうち最終
段のカウンタから垂直同期信号を出力するとともに前記
各切換接点の切換え接続のみによって上記垂直同期信号
の同期周波数を可変することを特徴とするＣＲＴディス
プレイ制御装置における同期信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57047710A JPS58163989A (ja) | 1982-03-25 | 1982-03-25 | Ｃｒｔデイスプレイ制御装置における同期信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57047710A JPS58163989A (ja) | 1982-03-25 | 1982-03-25 | Ｃｒｔデイスプレイ制御装置における同期信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58163989A true JPS58163989A (ja) | 1983-09-28 |
| JPH023510B2 JPH023510B2 (ja) | 1990-01-23 |
Family
ID=12782856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57047710A Granted JPS58163989A (ja) | 1982-03-25 | 1982-03-25 | Ｃｒｔデイスプレイ制御装置における同期信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58163989A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229076A (ja) * | 1988-07-18 | 1990-01-31 | Nec Corp | 周波数切替形電源同期テレビジョン方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50103215A (ja) * | 1974-01-11 | 1975-08-15 | ||
| JPS51152915U (ja) * | 1975-05-30 | 1976-12-06 | ||
| JPS5456759A (en) * | 1977-09-20 | 1979-05-08 | Philips Nv | Digital frequency divider |
-
1982
- 1982-03-25 JP JP57047710A patent/JPS58163989A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50103215A (ja) * | 1974-01-11 | 1975-08-15 | ||
| JPS51152915U (ja) * | 1975-05-30 | 1976-12-06 | ||
| JPS5456759A (en) * | 1977-09-20 | 1979-05-08 | Philips Nv | Digital frequency divider |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229076A (ja) * | 1988-07-18 | 1990-01-31 | Nec Corp | 周波数切替形電源同期テレビジョン方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023510B2 (ja) | 1990-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003501710A (ja) | エミュレーション・システムにおけるクロック生成及び分配 | |
| JPH0321174A (ja) | 表示位置設定を有するｔｖ受像機の複合規格オン・スクリーン表示装置および表示位置設定方法 | |
| JPH0519892A (ja) | 可変クロツク分周回路 | |
| US20050088210A1 (en) | Frequency divider and related method of design | |
| US6389095B1 (en) | Divide-by-three circuit | |
| US5463408A (en) | Liquid-crystal display | |
| JPH0527300B2 (ja) | ||
| JPS58163989A (ja) | Ｃｒｔデイスプレイ制御装置における同期信号発生回路 | |
| JP2565248B2 (ja) | 分周回路 | |
| KR890007634Y1 (ko) | 다기능 씨알티 제어용 클럭 발생회로 | |
| JPH0485796A (ja) | シフトパス制御回路 | |
| JP2994882B2 (ja) | 分周回路 | |
| JPH04142116A (ja) | 可変分周器 | |
| JPH0653820A (ja) | クロック分周回路 | |
| JP2000236267A (ja) | リモコンキャリア発生回路 | |
| JPS60257625A (ja) | 計数回路 | |
| JPH0691425B2 (ja) | Ｄ形フリップフロップを使用した分周回路 | |
| JPH04365221A (ja) | 分周回路 | |
| JPS6043691A (ja) | Ｃｒｔコントロ−ラの駆動クロツク方式 | |
| JP2001119711A (ja) | 信号生成回路及びカウンタ | |
| JPH04287208A (ja) | ユニバーサルカウンタ | |
| JPH04287420A (ja) | デジタル奇数分周回路 | |
| JPS63173467A (ja) | 水平同期信号ブランキングパルス発生器 | |
| JPH023218B2 (ja) | ||
| JPS63231390A (ja) | ビデオ同期信号発生回路 |