JPS5815246A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5815246A JPS5815246A JP11350881A JP11350881A JPS5815246A JP S5815246 A JPS5815246 A JP S5815246A JP 11350881 A JP11350881 A JP 11350881A JP 11350881 A JP11350881 A JP 11350881A JP S5815246 A JPS5815246 A JP S5815246A
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- JP
- Japan
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- film
- layer
- polycrystalline silicon
- impurity
- mask
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に絶縁膜によ
る素子分離技術に好適な半導体装置の製造方法に関する
。
る素子分離技術に好適な半導体装置の製造方法に関する
。
半導体集積回路に於ける分離技術に関しては、高集積化
、製造プロセスの容易化を図るものとして、一般に分離
領域を選択酸化技術によって形成した酸化膜を使用する
ものが知られている。
、製造プロセスの容易化を図るものとして、一般に分離
領域を選択酸化技術によって形成した酸化膜を使用する
ものが知られている。
従来技術を図面を用いて説明する。第１図（１）乃至（
ｆ）は選択酸化技術によって素子分離領域を形成する工
程を説明する断面図である。Ｐ型半導体基板１１上に薄
い酸化膜１２を熱酸化法で形成し、その上に耐酸化性の
８１ＳＮ４＋膜１３をＣＶＤ法によりて形成する。（第
１図（ａ））この５ｉｌＮ４膜１３をフォトエツチング
して、素子を形成する領域以外を取り除く（第１図０）
）。
ｆ）は選択酸化技術によって素子分離領域を形成する工
程を説明する断面図である。Ｐ型半導体基板１１上に薄
い酸化膜１２を熱酸化法で形成し、その上に耐酸化性の
８１ＳＮ４＋膜１３をＣＶＤ法によりて形成する。（第
１図（ａ））この５ｉｌＮ４膜１３をフォトエツチング
して、素子を形成する領域以外を取り除く（第１図０）
）。
この５ｉａＮ４１［１３をマスクにして、酸化膜１２上
からボロ／をイオン注入して、基板と同導電歴の反転防
止用のＰ塵フィールドイオン層１４を形成する（第１図
（Ｃ））。次にウェット雰囲気中でフィールド酸化を行
ない、フィールド酸化膜１５ｉ５０００Ａ’形成スル（
第１図（ｄ））、次に５ｉａＮ４膜１３と薄い酸化膜１
２をフォトエツチングして取ね除く（第１図（ａ） ）
、この部分にゲート酸化膜１６を熱酸化法により形成
する。
からボロ／をイオン注入して、基板と同導電歴の反転防
止用のＰ塵フィールドイオン層１４を形成する（第１図
（Ｃ））。次にウェット雰囲気中でフィールド酸化を行
ない、フィールド酸化膜１５ｉ５０００Ａ’形成スル（
第１図（ｄ））、次に５ｉａＮ４膜１３と薄い酸化膜１
２をフォトエツチングして取ね除く（第１図（ａ） ）
、この部分にゲート酸化膜１６を熱酸化法により形成
する。
次にポリシリコン層を堆積させてフォトエツチングし、
ゲート領域１９を形成する。その上かゾ らＡｓイオンを打ち込んでＮ型ｌ−ス領域１７及びドレ
イン領域１８を形成する。次に全体にＳｉｎ！ 膜２
０をＣＶＤ法で形成し、ソースとドレイン用のコンタク
トホールを形成してＡｔ を蒸着し、これをフオットエ
ッチングしてＳ−スミ極２トドレイン電極２２を形成す
る。
ゲート領域１９を形成する。その上かゾ らＡｓイオンを打ち込んでＮ型ｌ−ス領域１７及びドレ
イン領域１８を形成する。次に全体にＳｉｎ！ 膜２
０をＣＶＤ法で形成し、ソースとドレイン用のコンタク
トホールを形成してＡｔ を蒸着し、これをフオットエ
ッチングしてＳ−スミ極２トドレイン電極２２を形成す
る。
しかしながら、選択酸化技術による素子分離には、次の
ような欠点がある。
ような欠点がある。
これを第２図を参照して説明する。
（１） 通常’Ｂｉｒｄ’ｓ Ｂｅａｋ’と呼ばれる
フィールド酸化膜１５の素子領域へのくい込み部分２５
が生じ、素子領域を著しく減少させる。
フィールド酸化膜１５の素子領域へのくい込み部分２５
が生じ、素子領域を著しく減少させる。
（２） 厚いフィールド酸化膜１５をウェット雰囲気中
で形成させる場合、フィールド酸化膜端部２６に通常’
Ｗｈｉｔ＠Ｒ１ｂｂｏｎ’ と呼ばれる耐酸化性のオキ
シナイトライド膜が形成され、その後に行なわれるゲー
ト酸化膜１６の形成時に前記’Ｗｈｉｔｅ ｒｉｂｂｏ
ｎ’の部分２６の酸化膜厚が薄くなり耐圧不良を起こす
。
で形成させる場合、フィールド酸化膜端部２６に通常’
Ｗｈｉｔ＠Ｒ１ｂｂｏｎ’ と呼ばれる耐酸化性のオキ
シナイトライド膜が形成され、その後に行なわれるゲー
ト酸化膜１６の形成時に前記’Ｗｈｉｔｅ ｒｉｂｂｏ
ｎ’の部分２６の酸化膜厚が薄くなり耐圧不良を起こす
。
（３） フィールド反転防止のためのフィールドイオ
ン注入を行ないフィールドイオン層１４を形成し、さら
にフィールド酸化を行なう場合、フィールドイオン注入
の不純物ドーズが例えばＩ Ｘ １０”−一”以上の場
合、いわゆる’０ｘｉｄａｔｉｏｎ Ｓｔａｃｋｉｎｇ
Ｆａｕｌｔｓ ’ （酸化誘起による積層欠陥）２７
が発生し、接合などの耐径不良の原因となる。
ン注入を行ないフィールドイオン層１４を形成し、さら
にフィールド酸化を行なう場合、フィールドイオン注入
の不純物ドーズが例えばＩ Ｘ １０”−一”以上の場
合、いわゆる’０ｘｉｄａｔｉｏｎ Ｓｔａｃｋｉｎｇ
Ｆａｕｌｔｓ ’ （酸化誘起による積層欠陥）２７
が発生し、接合などの耐径不良の原因となる。
（４） フィールド酸化時に前記フィールドイオン注
入層１４の再分布が起こ抄、例えば前記フィールドイオ
ン注入層１４がボロンの場合、偏析によ抄、ボロンがフ
ィールド酸化膜１５に吸収され、シリコン基板１１中に
残るボロンの量が減り、フィールド反転電圧が低下し、
信頼性上問題を起こす。など多くの欠点かある。
入層１４の再分布が起こ抄、例えば前記フィールドイオ
ン注入層１４がボロンの場合、偏析によ抄、ボロンがフ
ィールド酸化膜１５に吸収され、シリコン基板１１中に
残るボロンの量が減り、フィールド反転電圧が低下し、
信頼性上問題を起こす。など多くの欠点かある。
本発明はこれらの欠点を克服し、選択酸化法の利点、す
なわち、１フイールドイオン注入）−と素子領域がセル
ファジインである。′ことを生かしながら、素子分離を
実現させる半導体装置の製造方法を提供することにある
。
なわち、１フイールドイオン注入）−と素子領域がセル
ファジインである。′ことを生かしながら、素子分離を
実現させる半導体装置の製造方法を提供することにある
。
以下本発明を図面を参照して説明する。
（〜
第３図（ＩＬ）乃至−は本発明の一実施例を説明する断
面図である。半導体基板、例えばＰｍシリコン基板３１
上にＭ酸化により例えば５００にのシリコン酸化膜３２
を形成する。該酸化膜３２上に厚い酸化膜３３を例えば
４５００＃ＣＶＤ法により形成する。（第３図（ａ））
ここで、前記−薄い酸化膜３２と厚い酸化膜３３を、同
時に、例えば、ウェット４囲気で熱酸化によ抄形成して
もよい。咳厚い酸化膜３３上に不純物が添加されていな
い多結晶シリコン膜３４を例えば２００ＯＡ形成する。
面図である。半導体基板、例えばＰｍシリコン基板３１
上にＭ酸化により例えば５００にのシリコン酸化膜３２
を形成する。該酸化膜３２上に厚い酸化膜３３を例えば
４５００＃ＣＶＤ法により形成する。（第３図（ａ））
ここで、前記−薄い酸化膜３２と厚い酸化膜３３を、同
時に、例えば、ウェット４囲気で熱酸化によ抄形成して
もよい。咳厚い酸化膜３３上に不純物が添加されていな
い多結晶シリコン膜３４を例えば２００ＯＡ形成する。
（第３図山））次に、フォトリングラフィ技術によ抄、
素子領域となる部分に選択的にフォトレジスト３５を峡
多結晶シリコン膜３４上に形成する。骸フオットレジス
ト膜３５をマスクに前記半導体基板３１と同電導型の不
純物層３６を半導体基板３１上に形成するために、例え
ばボロンを３２０に＊％２ｘ１０１”ｃＩｌｌ−ｓ
の条件で前記酸化膜３２，３３、多結晶シリコン３４を
貫通させてイオン注入する。
素子領域となる部分に選択的にフォトレジスト３５を峡
多結晶シリコン膜３４上に形成する。骸フオットレジス
ト膜３５をマスクに前記半導体基板３１と同電導型の不
純物層３６を半導体基板３１上に形成するために、例え
ばボロンを３２０に＊％２ｘ１０１”ｃＩｌｌ−ｓ
の条件で前記酸化膜３２，３３、多結晶シリコン３４を
貫通させてイオン注入する。
（第３図（Ｃ））
そして、同じく、咳フオットレジスト３５をマスクに前
条結晶シリコン膜３４中に１例えばボロ７を３５ Ｋｅ
Ｖ 、 ２ Ｘ １Ｇ”ａｌ−意の条件でイオン注入し
、ボロン原子を多量に含んだ多結晶シリコン４４を選択
的に形成する。（第３図（−）ここで、多量にボロンを
含んだ多結晶シリコン膜４４は、ＫＯＨ系の溶液例えば
ＫＯＨの１−１ルバーセント水溶液にイソプロビルアル
コールを少量添加したエツチング液に対してエツチング
速度が無添加多結晶シリコン３４に比較して小さくなる
ことを利用して、前記７オツトレジスト３５ｔ−除去し
たのち、前記ＫＯＨ系溶液を用いて、無添加多結晶シリ
コン３４を選択的に取り除く、（第３図（ｅ））さらに
残されたボロンを多量に含んだ多結晶シリコン４４をマ
スクに例えば反応性イオンエツチング（Ｒｅ１ａｔｉｖ
ｅＩｏｎ Ｅｔｃｈｉｎｇ ）を用いて、酸化膜３３．
３２を除去する（第３図（ｆ） ） 、次に前記多結晶
シリコン４４を例えば＃記エツチングにより除去する（
第３図（ｇ））。
条結晶シリコン膜３４中に１例えばボロ７を３５ Ｋｅ
Ｖ 、 ２ Ｘ １Ｇ”ａｌ−意の条件でイオン注入し
、ボロン原子を多量に含んだ多結晶シリコン４４を選択
的に形成する。（第３図（−）ここで、多量にボロンを
含んだ多結晶シリコン膜４４は、ＫＯＨ系の溶液例えば
ＫＯＨの１−１ルバーセント水溶液にイソプロビルアル
コールを少量添加したエツチング液に対してエツチング
速度が無添加多結晶シリコン３４に比較して小さくなる
ことを利用して、前記７オツトレジスト３５ｔ−除去し
たのち、前記ＫＯＨ系溶液を用いて、無添加多結晶シリ
コン３４を選択的に取り除く、（第３図（ｅ））さらに
残されたボロンを多量に含んだ多結晶シリコン４４をマ
スクに例えば反応性イオンエツチング（Ｒｅ１ａｔｉｖ
ｅＩｏｎ Ｅｔｃｈｉｎｇ ）を用いて、酸化膜３３．
３２を除去する（第３図（ｆ） ） 、次に前記多結晶
シリコン４４を例えば＃記エツチングにより除去する（
第３図（ｇ））。
次に、素子狽域に熱酸化法によってゲート酸化膜３７全
形成し、その上にポリシリコン層をＣＶＤ法によって堆
積させる。これをフォトエツチングしてゲート領域３８
を形成する。この上からＡ１ のイオン打ち込みを行
ない、Ｎ型のソース領域３９及びドレイン領域４０を形
成する０次に表面全体に８１０２ 膜４１をＣＶＤ法
により堆積させ、ソース、ドレイン領域とのコンタクト
ホールをエツチングして形成する。そしてＡｔ を蒸
着、エツチングしてソース電極４２ドレイン電極４３を
形成する。（第３図０１））以上の本発明の工程では、
同じレジストパターンを用いてフィールド反転防止層３
６の形成と素子領域の境界決定がなされる。従ってフィ
ールド反転防止層３６と素子領域は完全にセルファライ
ンにすることができる。まだ一つのレジストパターンで
済むために手数がかからない。
形成し、その上にポリシリコン層をＣＶＤ法によって堆
積させる。これをフォトエツチングしてゲート領域３８
を形成する。この上からＡ１ のイオン打ち込みを行
ない、Ｎ型のソース領域３９及びドレイン領域４０を形
成する０次に表面全体に８１０２ 膜４１をＣＶＤ法
により堆積させ、ソース、ドレイン領域とのコンタクト
ホールをエツチングして形成する。そしてＡｔ を蒸
着、エツチングしてソース電極４２ドレイン電極４３を
形成する。（第３図０１））以上の本発明の工程では、
同じレジストパターンを用いてフィールド反転防止層３
６の形成と素子領域の境界決定がなされる。従ってフィ
ールド反転防止層３６と素子領域は完全にセルファライ
ンにすることができる。まだ一つのレジストパターンで
済むために手数がかからない。
また従来の１３１ｒｄｓ Ｂｅａｋ による素子領域へ
のくい込みも起こらないし、Ｗｈｌｔｅ ｒｉｂｂｏｎ
によるゲート耐圧不良が発生する恐れもない１．ま
た、フィールド拡数層形成後にフィールド酸化を行なわ
ないので拡散層の再拡数も起こらず反転防止層として有
効に機能させることができる。
のくい込みも起こらないし、Ｗｈｌｔｅ ｒｉｂｂｏｎ
によるゲート耐圧不良が発生する恐れもない１．ま
た、フィールド拡数層形成後にフィールド酸化を行なわ
ないので拡散層の再拡数も起こらず反転防止層として有
効に機能させることができる。
この工程中、半導体基板表面に半導体基板と同電導型の
不純物層を形成する工程（第３図（Ｃ））と、ポロンを
多量に含んだ多結晶シリコンを形成する工程（第３図（
ｄ））は、その形成の順序が逆になっても構わない。
不純物層を形成する工程（第３図（Ｃ））と、ポロンを
多量に含んだ多結晶シリコンを形成する工程（第３図（
ｄ））は、その形成の順序が逆になっても構わない。
以上のような方法によ抄、従来、素子分離法として多く
用いられてきた欠点を全て解決した半導体装置の製造方
法を提供することができる。
用いられてきた欠点を全て解決した半導体装置の製造方
法を提供することができる。
第１図（ａ）乃至（ｆ）は、従来の半導体装置の製造方
法の工程を示す断面図、第２図は従来の製造方法の欠点
を示すだめの断面図、第３図（＆）乃至Φ）は本発明に
よる半導体装置の製造方法の一実施例を示す断面図であ
る。 ３１ ・・・ 半導体基体 ３２．３３・・・絶縁膜 ３４ ・・・ 多結晶シリコン膜 ３５ ・・・ マスク材 ３６ ・・・ フィールドイオン注入層４４
・・・ 不純物添加多結晶シリコン層。 （７３１７） 代理人 弁理士 則 近 憲 佑
（他１名）第１図 第２図 第 ３ 図 第３図
法の工程を示す断面図、第２図は従来の製造方法の欠点
を示すだめの断面図、第３図（＆）乃至Φ）は本発明に
よる半導体装置の製造方法の一実施例を示す断面図であ
る。 ３１ ・・・ 半導体基体 ３２．３３・・・絶縁膜 ３４ ・・・ 多結晶シリコン膜 ３５ ・・・ マスク材 ３６ ・・・ フィールドイオン注入層４４
・・・ 不純物添加多結晶シリコン層。 （７３１７） 代理人 弁理士 則 近 憲 佑
（他１名）第１図 第２図 第 ３ 図 第３図
Claims (1)
- 【特許請求の範囲】 １、−導電型半導体上に絶縁膜を形成する工程と、前記
絶縁膜上に多結晶シリコン層を形成する工程と、前記多
結晶シリコン層上に前記基体上に形成される素子領域を
覆うマスク層を形成する工程と、このマスク層をマスク
にして前記基体上にこの基体と同じ導電型の第一の不純
物を注入して第一不純物領域を形成する工程と、前記マ
スク層をマスクにして前記多結晶シリコン層上に第２．
の不純物を添加して、第二の不純物領域を形成する工程
と、前記マスク層を除去する工程と、前記多結晶シリコ
ン層を選択的に除去する工程、前記多結晶シリコン層の
前記第二の不純物領域をマスクにして前記絶縁膜を除去
する工程を有することを特徴と讐る半導体装置の製造方
法。 ２、前記第２の不純物層がボーロンを添加する不純物層
であ抄 前記無添加多結晶シリコンの求範囲第−項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11350881A JPS5815246A (ja) | 1981-07-22 | 1981-07-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11350881A JPS5815246A (ja) | 1981-07-22 | 1981-07-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5815246A true JPS5815246A (ja) | 1983-01-28 |
Family
ID=14614101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11350881A Pending JPS5815246A (ja) | 1981-07-22 | 1981-07-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815246A (ja) |
-
1981
- 1981-07-22 JP JP11350881A patent/JPS5815246A/ja active Pending
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