JPS58150199A - メモリの機能試験方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、メモリトランジスタを有するメモリセルを何
しワードごとに電気的にグログラム変更可能なメモリの
機能試験方法およびその実施のための装置に関する。

この種のメモリは一般に＋ｉｊＫＰＲＯＭ（電気的に消
去可能かつ再書込み可能な読出し専用メモリ）と呼ばれ
ており、たとえばドイツ連邦共和国特許第２４４５１３
７号（米国特許第４０８７７９５号）明細ｄまたは雑ｇ
　Ｅｌｅｃｔｒｏｎｉｃｓ　、　　１９８０年２月２８
日、第１１１〜１１７貞から公知のようにフローティン
グゲート技術でまたはたとえばＭＮＯＳメモリのような
固定ポジションメモリとして実現されていてよい。

これらのメモリは、メモリ形式に応じてメモリワードあ
たり１ｍＢと１８との間の比較的長いプログラム変更時
間を必要とするという欠点を有する。この欠点は、特に
ＦＥＦＲＯＭメモリの検査の際に、すべてのメモリビッ
トの機能をチェックするためメモリアドレスが次々と消
去されかつ書込まれなければならないときに認められる
。たとえばアドレスあたりの消去時間が１０ｍＪｆた書
込み時間がｌＯｍ＆である場合、８ビット組織を有する
ｌ　６　ｋＢｊｔのｌ［ｃＥｐＲｏｕｉｊ２０００アド
レスのすべての検査のために理論的に４０８を必要とす
る。しかし、この検査時間は、最近の自動検査装置の費
用を考慮に入れると長過ぎる。

検査時間、従ってまた検査費用を減するためには種々の
方法があるが、従来の方法にはいずれも欠点がある。た
とえば、１つのメモリに書込まれている古い情報の消去
はすべてのメモリアドレスに対して同時に行なわれ得る
。そのため、多くのＥｇＦＲＯＭｉＣは全体消去モード
が組込まれており、それにより消去時間はほとんど問題
にしなくてよいようになる。しかし、ＥＥＰＲＯＭＫｉ
与の検査パターンを同時に誉込む全体書込みは常に可能
と社限らな゛い。チャネル注入により蓄込みが行なわれ
るフローティングゲート・メモリでは。

全体蒼込みはたとえば電流消費および損失電力の理由か
ら不可能である。トンネル効果により作動し、とるにた
るほどの電流を流される必要のないＥＩＩＣＰＲＯＭで
は、全体書込みφ；基本的には可能であるが、そのため
にはメモリのデコーダおよび制御論理部分への深い干渉
を必要とする。加えて、個別アドレスの誤りなしのプロ
グラミング動作は点検されない。

組立てられた状態では、検査をワードごとに、しかも多
数のサンプルで同時に行ない、それにより検査時間を節
減することができる。しかし、この方法はまだ半導体チ
ップ上に位置しているメモリの検査のためには実際上の
理由から実行可能でない。なぜならば、個々のメモリシ
ステムが探針で接触されなければならないので、多くの
場合に抜取検査にとどめざるを得ないからである。

本発明の目的は、上記のような欠点を伴なわずに、ＫＢ
ＦＲＯＭの機能試験に費する時間を顕著に短縮し得る機
能試験方法および装置を提供することである。

この目的は、本発明によれば、冒頭に記載した種類の方
法において、機能試験中にメモリトランジスタの続出し
窓の幅が通常作動中に比較して減ぜられることにより達
成される。

通常作動中のＫＥＦＲＯＭのプログラム変更の際には、
メモリセルのトランジスタのしきい値電圧は消去または
書込みの際に通常のように、消去された状態と書込まれ
た状態との間に製造時の許容差、供給電圧の許容差また
は経時変化のすべてを考慮に入れて所与の読出し電圧に
対して十分な余裕を持った輪の読出し窓が生ずるように
負または正の方向にシフトされる。ここで、読出し窓と
は消去された状態のメモリトランジスタのしきい値電圧
と誉込まれた状態のメモリトランジスタのしきい値電圧
との間の電圧範囲を指し、また続出し電圧とは読出しの
ためにメモリトランジスタのゲートに与えるべき電圧を
指している。本発明によれば、読出し窓が検査作動の際
にデータ喪失に対する安全性を放棄して小さくされ、そ
れにより検査時間が節減される。

読出し窓の幅が少なくとも５０％Ｔｈ特に少なくとも８
０％減ぜられることは有利である。

読出し窓が小さくされかつ読出し電、圧が固定されてい
る場合２個々のメモリセルが所定のφ件下で仕様を満足
しているにもかかわらず、読出し電圧がもはや窓間隔内
に位置しないために個々のメモリセルが故障と報知され
るおそれがある。このようなおそれをなくすために、続
出し窓の幅が消去および書込み過程の時間調節により減
ぜられることは有利である。

メモリのメモリセルの消去および簀込み用の制御回路が
樵々の消去または書込み時間で駆動され、また消去また
は１込み時間の終了がメモリの少なくとも１つのメモリ
セルの所与の消去または蕾込み状態への到達全チェック
することにより検出可能であること、所与の消去状態へ
の到達がメモリトランジスタのしきい値電圧を所与の消
去チェック電圧と比較す−ることによシ検出されること
、また所与の誓込み状態への到達がメモリトランジスタ
のしきい値電圧を所与の書込みチェック電圧と比較する
ことにより検出されることは本発明の範囲内である。

機能試験中の読出し窓の減少がメモリトランジスタの制
御ゲートに与え得るチェック電圧を変更することにより
設定されることは有利である。これは消去および書込み
過程の時間調節用にメモリチップ上に集積さｔた回路装
置により達成され得る。しかし、メモリトランジスタの
内部ゲート電圧をメモリチップ上に集積配置された補助
回路により特定の仕方で切換えることも可能である。こ
の場合、メモリトランジスタの制御ゲートに与える電圧
を接続パッドを介して外部で変更することは有利である
。

消去および誉込みチェック電圧が読出し電圧と一緒に１
つの共通の分圧器によシ発生され、がつ単−の上位電圧
の変更により制御されることは有利である。

さらに、メモリトランジスタのしきい値電圧のシフトが
プログラム変更の際に一つの方向にはすべてのメモリア
ドレスに対して同時に、また他の方向には時間的に次々
と、特にワードごとに、行なわれること、メモリトラン
ジスタのしきい値電圧のシフトがプログラム変更の際に
すべてのメモリアドレスに対して同時に行なわれること
、またメモリトランジスタのしきいイ直寛圧のシフトが
消去および書込みの際にワード直列に行なわれることは
本発明の範囲内である。

本発明による方法を実施するための装置において、消去
および曹込み用の制御装置として、各メモリセルに対し
て可変の消去または書込み時間で作動し、かつ消去また
は簀込み時間の終了を消去または簀込みすべきメモリセ
ルがらの少゛なくとも１つのメモリセルの所与の消去ま
たは簀込み状態への到−、、傘チェックすることにより
検出する制御装置が設けられていることは有利である。

以下、図面によシ本発明を一層詳細に説明する。

図面中、四−の要素には同一の参照符号が付されている
。

第１図には不揮発性でプログラム変更可能なメ％！Ｊ　
（ＫＦｉＰＲＯＭ）ｌ　Ｏの回路図が示されている。そ
の制御およびチェック論理回路は、図面を見やすくする
ため、一部分のみが示されてｂる。

ＥＥ、ＰＲＯＭ１０は１図示されている例では、マトリ
クス状に配置され各１つのメモリトランジスタ１１を有
する２４個のメモリセル２０　、ｔ１４Ｌ４８から成っ
ており、それぞれ４個のメモリセル、従ってまた４個の
ビットが１つのメモリ行を形成している。このＩＥＦＲ
ＯＭ　１０の構成例は図面を見やすくするため選定され
たものであり１本発明による方法はもつとビット数の多
いメモリたと身。

ば１６ｋＢｉｔのＥ　Ｅｉ　Ｆ　ＲＯＭ（Ｃ％に適しテ
０ル。

さらに第１図には、図面を見やすくするため、ただ１つ
のメモリトランジスタ１１しか示されてぃない。１つの
メモリセルは、雑ｇ　Ｅ］、ｅｃｔｒｏｎｌｃＢ。

１９８０年２月２８日、第１１３〜１１７頁から公知の
ように、１つのメモリトランジスタ１１と第１図には図
面を見やすくするため図示されていない１つの選択トラ
ンジスタとから成っていてよい。

本発明によれば、メモリ１０のメモリセルのメモリトラ
ンジスタ１１はメモＩＪ　１０の機能拭験中には通常作
動中にくりべて小さな読出し窓を有する。ここで、読出
し窓とＦｉ、　４込まれた状態と消去された状態とにお
けるメモリトランジスタ１１のしきい値電圧の大きさの
差を指している。

セル２０ないし４３のメモリトランジスタの胱出し窓の
幅は機部試験中はたとえばドイツ連邦共和国特許出願公
開第２８２８８５５号公報に詳細に示されているプログ
ラミング時間制御を介して減ぜられかつ制御され得る。

すなわち、Ｘ験中は読出し窓が狭くされるだけでなく、
メモリセルのプログラム変ψが、読出し窓に読出し電圧
を確実に内包する形態で制御される。上記引用文献に記
載されている時間制御は、メモリマトリクス１゜と接続
されている制御回路にょシ、各メモリ行ｚ１　　ないし
ｚ６に対して可変の消去および書込み時間が設定され、
その終了は消去または誉込みすべきメモリ行からの１つ
またはいくつかのメモリセルの所与の消去または舊込み
状態への到達により示され、消去または誉込みすべきメ
モリ行の１つまたはいくつかのメモリセルの消去または
書込み状態はこのメモリ行の消去または誉込み時間中に
チェックされるように行なわれる。

その際、メモリマトリクスと接続されている制御回路に
よる制御は、１つのメモリセルの可変の消去時間を実現
するため、また１つまたはいくつかのメモリセルの消去
状態をチェックするため、メモリセルに与えられる消去
電圧が時間的に相い続く制別パルスにわけられ、パルス
休止期間にそれぞれ１つのチェック−続出し過程が挿入
されるように行なわれ得る。しかし、場合によっては。

同時Ｏ消去およびチェック読出しも行なわれ得るさらに
、ドイツ連邦共和国特許出願公開第２８２８８５５号公
報に示されているように、メモリマ）　ｌ）クスと接続
されている制御回路による制御は、チェックのため読出
されるすべてのメモリセルがＵＧＬ　（ここにＵＧＬは
１吏用されているメモリセルの所与のスレシホルド値）
よりも小さいかまたはそれと等しいスレシホルド電圧Ｕ
Ｔを有するとき、１つめメモリ行の消去時間が終了され
ているように行なわれる。

同様のことがロ］−変の畳込み時間を実現するための制
御回路に対しても当ては−まる。すなわち、この制御回
路による制御は、チェックのため読出されるすべてのメ
モリセルがＵＧＳ（ここにＵＧＳは所与の齋込みチェッ
ク電圧）よりも大きいかまたはソレト寺しいスレシホル
ド電圧ＵＴを有するとき、１つのメモリ行の書込み時−
Ｊが終了されているように行なわれる。

読出しのために心安とされる。メモリトランジスタ１１
のゲートに与えるべきゲート電圧ＵＧＲの間の安全な最
小間隔を保証するため、所与のスレシホルド電圧値（Ｕ
ＧＳおよびＵＧＬ）としてプログラミングおよび消去の
際のチェック読出しの際に心安とされるゲート電圧と、
メモリセルの読出し用のゲート電圧（ＵＧＲ）とが、常
に口ＧＬ＜ＵＧＲかつ同時にＵＧＲ＜ＵＧＳの関係を満
足するように１つの共通の分圧器から取出されることは
有利である。

第１図には図面を艶やすくするため図示されていないソ
ース−ドレイン制御回路、評価論理回路。

ゲート制御回路およびパルス部分を有する回路の詳細お
よびその回路技術的な実現に関してはドイツ連邦共和国
特許出願公開第２８２８８５５号公報に詳細に示されて
いる。

プログラミング時間制御は、試験に際してプログラム変
更過程中にメモリトランジスタ１１のしきい値電圧（ス
レシホルド電圧）　ＵＴのそのつどの位置が、第３図の
上側部分に図示されているように、所与のチェック読出
し電圧ＵＧＬＫまたｌｉ所４のチェック書込み電圧ＵＧ
ＳＫと比較されるように行なわれる。スレシホルド電圧
ＵＴがプログラムされた状態のスレシホルド電圧Ｕ’（
１１゛の上側に位置すれば、ｎチャネルＭＯ８トランジ
スタの場合、メモリトランジスタ１１は確実に阻止され
ている。

ＵＴ＜Ｕλｏ　（Ｕ’（１０−プログラムされていない
状態のしきい値電圧）であれば、同じメモリトランジス
タ１１は確実に導通している。従って、導通状態と阻止
状態との間の切換わりにより、メモリセルが所与のチェ
ック条件のもとに所望のプログラミング状態に到達した
か否かを検出することができる。こうしてチェック市圧
口ＧＳＫおよびＵＧ　ＬＫの検出により電圧Ｕ’ＧＩま
たは”ＧＯｉ従ってまた読出し電圧ＵＧＲに対する読出
し窓の鴨が検出される。

従って、メモリセルのしきい値電圧は消去または書込み
の際に所定の値に設定句藺である。必智とされる消去時
１１ＪＩＬ’および書込み時間Ｓ′は第３図の）’ｉｌ
１部分に凶事されている。

試験中または機能チェック中は本発明により試験時間を
顧慮して狭い読出し窓、フローティングゲート・メモリ
の場合には数１００ｍＶの読出し窓が選定される。すな
わち、第３図中の読出し窓（Ｕ’ＧＩ　−Ｕ’ｏｏ　）
は数１００ｍＶの大きさテアル。

常時作動中は、製造時の許容差、供給電圧の変動および
経時変化を顧慮して、たとえば第２図中に示されている
ように、所与の読出し電圧に対して一層大きな安全間隔
を有する一層大きな幅の読出し窓が選定される。

本発明による試験方法は、メモリ１０が通常作動中にも
プログラミングの時間制御によ゛り作動し、試験時に消
去または誉込み状態の到達に対する評価限界が読出し電
圧に向かう方向ヘシフトされるだけでよいならば、特に
簡単に応用され得る。このような広いほうの続出し窓（
ＵＧＩ　−Ｕｏｏ　）は第２図のように書込みチェック
電圧ＵＧＳＧおよび続出しチェック電圧ＵＧＬＧを選定
することにより得られる。この場合、チェック電圧は小
さい読出し窓（試験作動）におけるチェック電圧ＵＧ　
ＳＫおよび”ＧＬＫに比較して読出し電圧ＵＧＲから大
きく離れた位置にある。読出し窓の拡大に伴い、第２図
の一ト側部分に示されているように、消去時間りおよび
薯込み時間Ｓが長ぐなり、データ安全性が顕著に改善さ
れる。

第２図および第３図の図示は、ドイツ連邦共和国特許出
願公開第２８２８８５．５号公報に記載されている実施
例のようにチャネル注入によりプログラミフグ可能なｎ
チャネルＭＯＳフローティングゲート・メモリトランジ
スタを使用する場合に関するものである。たとえば雑誌
Ｅ］ｅｃｔｒｏｎｉｃｓ　。

１９８０年２月２８日、第１１３〜１１７貞に記ＩＩ＋
２されているようにｎチャネル・トランジスタを使用す
る場合には、スレシホルド（しきい値）電圧Ｕ旧は消去
された状態に対するものに、′またスレンホルト電圧Ｕ
ＧＯは書込まれた状態に対するものにそれぞれおきかえ
られる。

時間制御により通常作動の隙に平均的に既に。

固定の消去または誓込み時間の場合にくらべてプログラ
ミング時間短縮が達成される。さらに試験作動中の読出
し窓幅をたとえば通常作動中の読出し窓幅の１０％に減
することにより、消去またけ誉込み時間に対するスレン
ホルト電圧の漸近線的経過のために、試験の際のプログ
ラミング時間社常時におけるそれの１０％以下に、たと
えば行ｚ１あたりまたはワードあたり１０ｍ５から１ｍ
Ｂへ短縮される。

プログラミング時間制御を用いる際、読出しチェック電
圧および誓込みチェック電圧および読出し電圧ＵＧＲが
、所足の大小関係に従った電圧を生ずる１つの共通の分
圧器から取出されることは有利である。このことは特に
２通常作動に対しても試験作動に対してもプログラミン
グ時間制御を用いる際に邑てはまる。

そのだめの抵抗１．２．８，４．５および６の直列回路
から成る分圧器が第１図中に示されている。抵抗２と接
続されていない抵抗１の端子は、電圧ＵＧＦＩｆｌよシ
も大きい供給電圧ＵｐＫ接続されている。抵抗５と接続
されていない抵抗６の端子は接地されている。抵抗１と
２との間から大きな絖出し窓（通常作動）の形成のだめ
のチェック書込み電圧［ＪＧＦＩＧが、抵抗２と８との
間から小さな読、出し窓（試験作動）の形成のための書
込みチェック電圧ＵＧ　ＳＫか、抵抗３と４との間から
本来の読出し電圧”ＯＲが、抵抗４と５との間から小さ
な続出し窓（試験作動）の形成のだめの読出しチェック
電ｇｌｌＧＬＫが％また抵抗５と６との間から広い読出
し窓（通常作動）の形成のための読出しチェック電圧Ｌ
ｉＧｔ、Ｇがそれぞれ取出される。

チェック電圧ＵＧＳＧおよびＵＧＬＧならびに続出１７
市圧ＵＧＲは選択ゲート回路５７．６１および５９とゲ
ート制御回路５２の行デコーダを介して制御される選択
ゲート回路５１とを介して通常作動中、広い読出し悪を
有すべきメモＩＪ　）ランジスタＩＩのケートに与えら
れる。試験作動中はメモＩＪ　）ランジスタ１１のゲー
トは選択ゲート回路５８．６０および５９と選択ゲート
回＠５１に相当する（図面を見やすくするため図示され
ていない）別の選択ゲート回路とを介して電圧ＵＧＳＫ
　、　　ＵＧＬＫおよびＵＧＲを与えられ、それにより
狭い読出し窓が形成される。選択ゲート回路５１．　５
７．５Ｂ、　５９゜６０および６１の制御はドイツ連邦
共和国特許出願公開第２８２８８５５号公報に記載され
ているゲート制御回路と同様に構成されていてよいゲー
ト制御回路５２を介して行なわれる。

メモリトランジスタ１１のソースおよびドレインと接続
されている評価論理回路５３およびソースおよびドレイ
ン制御回路５４は同じくドイツ連邦共和国特許出願公開
第２８２８８５５号公報に記載されている評価論理回路
およびソースおよびドレイン制御回路と同様に構成され
ていてよい。

試験作動用および通常作動用としてそれぞれ１つの固有
の評価論理回路を設ける必要がある。

しかし機能試験中のプログラミング時間調節の本発明に
よる方法は、時間調節のために必要な制御論理回路を自
蔵していない他のＦ２　Ｆ、　ｎ、、鴫、ｑ、Ｈメモリ
にも応用可能である。ＥＥＰＲＯＭの内部に本発明によ
る方法の応用のために必要とされる追加的条件は、メモ
リセルのメモリトランジスタ１１のゲートにおける続出
し電圧に外部から影響を与え得ること、すなわちアナロ
グに変更し得ることだけである。このことはたとえば、
メモリにその−ゲートに影響を与える電圧を導く端子領
域（パッド）を設けておくことによシ痒成される。プロ
グラミング時間調節を実現するためのドイツ連邦共和国
特許出動公開第２８２８８５５号公報に詳細に記載され
ているプログラミングおよびチェック読出し電圧のパル
ス状経過はモジュール試験中に問題なく試験装置論理１
佃路により外部から実行され得る。

集積されたメモリ回路において、試験作動中に内部ゲー
ト電圧をＰｊＴ足の仕方で切換え、それにより集積され
た時間制御論理回路なしでも外部回路または試験装置と
共同作用してプログラミング経過の時間制御を許す補助
回路を設けておくことも試験作動中に減ぜられた読出し
窓幅を得るための装置はメモリモジュール自体のなかに
配置されていてもよいし、たとえばメモリトランジスタ
のゲートに影響を与えられ得る市販のＫｌｅＦＲＯＭメ
モリを本発明により作動させるためメモリモジュールの
外部に配置されていてもよい。

本発明による方法において、メモリセルの機能試験中に
続出し窓幅が通常作動中の窓幅の少なくとも５０％だけ
、特に少なくとも８０饅だけ減ぜられることは有利であ
る。通常作動中の窓幅の５ないし５０％への減少が有利
であるが、メモリセルの設計が適当であれば、また作動
電圧の安定化が適当な費用で町げヒであれば、通常窓幅
の５％以下への減少も可能である。

本発明ｔａ、フローナイングゲートｅメモリセルを用い
たＦ！ｌＰＲＯＭに°おいても、たとえばＭＮＯＳメモ
リセルを用いた他のＥＥＰＲＯＭにおいても応用され得
る。

【図面の簡単な説明】

第１図は本発明による方法を実施するだめの実施例の回
路図゛、第２図は広い読出し窓におけるメモリトランジ
スタのスレシホルト（Ｌｉ！！い値）電圧ならびに消去
時間および書込み時間の時間的経過を示す図、第３図は
狭い続出し窓におけるメモリトランジスタのスレシホル
ド電圧ならびに消去時間および薔込み時間の時間的経過
を示す図である。 １（）・・・ＥＥＰＲＯＭ、１１　・・メモリトランジ
スタ％　２０〜４３・・・メモリセル、５１．５７〜６
２・・・選択ゲート回路、５２・・・ゲート制御回路、
５３・・評価論理（ロ）路、５４・・・ソースおよびと
レイン制御Ｎ路、　　Ｌ、　　Ｌ’・・・消去時間、　
　Ｓ、　　Ｓ’・・・蒼込み時間、ＵＧｏ　、　Ｕ’（
”１０・・・プログラムされていない状態のしきい１に
１に圧＊　　ＵＧｌ　、”Ｇｌ・・・プログラムされた
状態のしきい値電圧、ＵＧＲ”’読出し電圧、Ｕ（ＪＬ
Ｇ　、　ＵＧＬＫ・・・消去チェック電圧＊　　ｔＪｏ
ｓｏ　、■ＪＧＳＫ・・・ｉｆ込みチェック電圧、　　
ＵＴ・・・メモリトランジスタのスレシホルド（しきい
値）電圧、ｚｌ−Ｚ（Ｂ・・・メモリ行。

Claims (1)

1. 【特許請求の範囲】 ■）メモリトランジスタ（１１）を有するメモリセル（
   ２０ないし４３）を有しワードごとに電気的にプログラ
   ム変臭可能なメモリの機Ｎヒ試験方法において、機能試
   験中にメモリトランジスタ（ｊ　ｌ　）の続出し窓の−
   が通常作動中に比較して減ぜられることを特徴′とする
   ワードごとに電気的にプログラム変臭可能なメモリの機
   能試験方法。 ２）読出し窓の−が少なくとも５０％、特に少なくとも
   ８０％減ぜられることを特徴とする特許請求の範囲第１
   項記載の方法。 ３）続出し窓の暢が消去および書込み過程の時間調節に
   より減ぜられることを特徴とする特許請求の範囲第１項
   または第２項記載の方法。 ４）メモリ（１０）のメモリセル（，２０ないし４３）
   の消去および書込み用の制御回路（５２）が種々の消去
   または書込み時間で駆動され。 また消去または書込み時間の終了がメモリの少なくとも
   １つのメモリセル（１１）の７Ｗ与の消去または誉込み
   状態への到達をチェックすることにより検出可能である
   ことを特徴とする特許請求の範囲第１項ないし第８項の
   いずれかに記載の方法。 ５）所与の消去状態への到達がメモリトランジスタ（１
   １）のしきい値電圧（ＵＴ）を所与の消去チェック電圧
   （ＵＧＬＫ　）　ｋ比較することにより検出されること
   を特徴とする特許請求の範囲第１項ないし第４項のいず
   れかに記載の方法。 ６）所与の書込み状態への到達がメモＩＪ　）ランジス
   タ（１１）のしきい値電圧（ＵＴ）を所与の書込みチェ
   ック電圧（ＵＧＳ、Ｋ　）と比較することにより検出さ
   れることを特徴とする特許請求の範囲第１項ないし第５
   項のいずれかに記載の方法。 ７）機能試験中の読出し窓の減少がメモＩＪ　トランジ
   スタ（１１）の制御ゲートに与え得るチェック電圧を変
   更することにより設定されることを特徴とする特許請求
   の範囲第１項ないし第６項のいずれかに記載の方法。 ８）メモリトランジスタのしきい値電圧のシフトがプロ
   グラム変更の瞳に一つの方向にはすべでのメモリアドレ
   スに対して同時に、また他の方向には時間的に次々と、
   特にワードごとに１行なわれることを特徴とする特許請
   求の範囲第１項ないし第７項のいずれかに記載の方法。 ９）メモリトランジスタのしきい電圧のシフトがプログ
   ラム変更の際にすべてのメモリアドレスに対して同時に
   行なわれることを特徴とする特許請求の範囲Ｍ１項ない
   し第８項のｂずれかに記載の方法。 １０）　　メモリトランジスタのしきい電圧のシフトが
   消去および書込みの際にワード直列にｈなわれることを
   特徴とする特許請求の範囲第１項ないし第９項のいずれ
   かに記載の方法。 １１）メモリトランジスタ（１１）を有するメモリセル
   （２０ないし４３）を有しワードごとに電気的にプログ
   ラム変更可能なメモリの機能試験装置において５機能試
   験中にメモリトランジスタ（ｔＢの続出し窓の暢が通常
   作動中に比較して滅ぜられるようにするため。 消去および書込み用の制御装置として、各メモリセル（
   ２０ないし４３）に対して可変の消去または書込み時間
   （Ｌ’、Ｂ’）で作動し。 かつ消去または蓄込み時間（Ｌ’、Ｂ’）の終了を消去
   または誉込みすべきメモリセル（ｚｔ）からの少なくと
   も１つのメモリセル（１１）の所与の消去または簀込み
   状態への到達をチェックすることにより検出する制御装
   置が設けられていることを特徴とするワードごとに電気
   的にプログラム変更可能なメモリの機能試験装置。