JPS58142532A - 半導体素子 - Google Patents

半導体素子

Info

Publication number
JPS58142532A
JPS58142532A JP2440982A JP2440982A JPS58142532A JP S58142532 A JPS58142532 A JP S58142532A JP 2440982 A JP2440982 A JP 2440982A JP 2440982 A JP2440982 A JP 2440982A JP S58142532 A JPS58142532 A JP S58142532A
Authority
JP
Japan
Prior art keywords
recognition
layer
substrate
pattern
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2440982A
Other languages
English (en)
Inventor
Yukio Hayashi
幸雄 林
Fujihiko Inomata
猪又　藤彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2440982A priority Critical patent/JPS58142532A/ja
Publication of JPS58142532A publication Critical patent/JPS58142532A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は自動組立用認識パターンを表面に有する半導体
素子に関する。
小信号用トランジスタ素子においては、半導体基板の表
面にペース・エイツタ拡散した上にＡ１（アルミニウム
）からなる電極を形成して完成したペレットを外付部材
であるステムに取付はリードへワイヤボンディングする
組立を行なう、この組立の自動化のため光学的に検出で
館る認識ノ（ターンなベレット周辺のＡＮ上に形成し【
いる。
特に早場体表面におけるチャネルストツノ（のためアニ
エーラリングを有する高周波トランジスタでは、８１基
板周辺部表面に高濃度拡散層を形成しこの上にＡ１を直
＃に付着してアニエーシリングとしているが、このＡ１
の一部をエッチして認識パターンとしている。このａｍ
パターン形成のためのエッチにはハロゲンガスによるド
ライエッチ法が使われるが、入Ｊエッチと同時ＫＡＪ下
の８ｉ基板表面がエッチされ８１表面が微小な凹凸を有
する粗面となって光の反射がわるくなることから、自動
組立時の認識率が低下し、ボンディング動作を停止させ
るという問題があった。
本発明は上記した問題な解決すべくなされたもので、そ
の目的は自動組立の際の認識率な向上できる半導体素子
の提供にある。
本発明の一つののぞましい実ａｗａｉｔ図面を参照し以
下に詳述する。
第１図はアニ纂−ラリング入り高周波トランジスタに本
発明を応用した場合の例を示し、第２図及び第３１１１
はその要部拡大図である。
同図において、１はＮ−Ｎ”８　ｉ基板、２はペース２
層、３はエミッタＮ＋層、４はチャネルストツバＮ＋層
、５は基板表面酸化膜（８＋０．膜）、６４Ａ１エミッ
タ電極、７はアエ＾−ラリングＡＪ層である。アニ瓢−
ラリングｈ４層７は基板のＮ＋層４と接続させるためＫ
ＡＪ電極コンタクトホトエッチと同時に８ｊＯ，膜５の
一部をホトエッチするが、その際ＫＩＩ識パターンを設
けるべき部分の８１０．膜を残しておき、その上にＡＪ
を蒸着（又はスパッタ）させる、ａｌ議パターンはＡＪ
電Ｉｉ、ポンディングパッド、アユ。−９リングのハタ
ーンニングと同時に−っのホトレジストｉスクを通して
Ａ１膜のドライエツチングにより行なう、ドライエツチ
ングはエッチガスｃｃＪ４又はＢＣＪｓｔ−用いスパッ
タにより行なうもので微細なパターンが得られる。上記
エッチガスを用いるＭドライエッチにより８ｊＯ，や８
１をエッチする場合の選択比＆Ｌ　ＡＪ１８１　Ｋ比Ｌ
　”ＣＡ１１ｌ　８１　（％が大きいため人！のドライ
エッチにより認識パターン部の８ｉ（％がエッチされる
ことがない、又、光学的パターン認識においてＡＪと８
１よりＡＪと８１ｏ。
の方がコントラストも良好である。
第２図及び第３図において選択的Ａ１ドライエッチされ
た１ＩＩｌｌパターン９が示される。
以上実施例で述べた本発明によれば、認識パターンの下
地をＳｉ０ｇ膜を用いるととＫより、Ｓｉ面の場合より
反射率がよく、自動組立の認識率を向上させることかで
きる。本発明の実施にあたっては、電極パターンのエッ
チパターンの一部を変えるのみでプロセスは全く変らな
い。
本発明は前記実施例に限定されるものでなく。
Ａ１膜を用いた認識パターンを有する全ての半導体素子
に対して同様に適用できる。
【図面の簡単な説明】
第１図は本発明の対象となる小信号トランジスタの平面
図、第２図は第１図における一部拡大断面斜面図３図は
同じく一部拡大断面斜面図である。 ｌ・・・８ｊｌ［，２・・・ベースＰＭ、３・・・工建
ツタＮ＋層、４・・・チャネルストッパＮ＋層、５・・
・８１０゜膜、６・・・人！電極、７・・・アニ轟−ラ
リング、８・・・窓開部、９・・・認識パターン。

Claims (1)

    【特許請求の範囲】
  1. １、早場体基板表ｆｆ１Ｋ形成したアルミニウム膜の一
    部を除去して自動組立用の認識ノ（ターンとした半導体
    素子において、上記認識）くターンの下地として基板表
    面上に早場体讃化膜を形成しであることを特徴とする半
    導体素子。
JP2440982A 1982-02-19 1982-02-19 半導体素子 Pending JPS58142532A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2440982A JPS58142532A (ja) 1982-02-19 1982-02-19 半導体素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2440982A JPS58142532A (ja) 1982-02-19 1982-02-19 半導体素子

Publications (1)

Publication Number Publication Date
JPS58142532A true JPS58142532A (ja) 1983-08-24

Family

ID=12137362

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2440982A Pending JPS58142532A (ja) 1982-02-19 1982-02-19 半導体素子

Country Status (1)

Country Link
JP (1) JPS58142532A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5504999A (en) * 1992-12-07 1996-04-09 Read-Rite Corporation Method and apparatus for compensating for process variations in an automatic positioning system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5504999A (en) * 1992-12-07 1996-04-09 Read-Rite Corporation Method and apparatus for compensating for process variations in an automatic positioning system

Similar Documents

Publication Publication Date Title
JPH02266517A (ja) 半導体装置の製造方法
JPS58142532A (ja) 半導体素子
JPH0485829A (ja) 半導体装置及びその製造方法
JP2808674B2 (ja) 半導体装置の製造方法
JPS6387741A (ja) 半導体装置の製造方法
JPH0230134A (ja) 半導体装置の製造方法
JPS62149138A (ja) 半導体装置の製造方法
JPH0472625A (ja) 半導体装置の製造方法
JPH06112506A (ja) 圧力スイッチの製造方法
JPS62260360A (ja) 固体撮像装置のパツシベ−シヨン層
JPH0595134A (ja) Ｌｅｄ素子の製造方法
JPS5825229A (ja) 半導体装置の製造方法
JPS61208833A (ja) 半導体装置の製造方法
JP2001068545A (ja) 半導体装置の製造方法
JP2831774B2 (ja) 半導体装置の製造方法
JPS61102731A (ja) 半導体装置の製造方法
JPH0479321A (ja) 半導体装置の製造方法
JPS6066821A (ja) 半導体装置の製造方法
JPH0235733A (ja) バンプ電極形成方法
JPS60121741A (ja) パンプ電極形成法
JPS61124145A (ja) 半導体装置の製造方法
JPS63119534A (ja) 半導体装置の製造方法
JPH02273940A (ja) 半導体装置の製造方法
JPH04106927A (ja) 半導体装置の製造方法
JPH03191575A (ja) ショットキー接合電極の形成方法