JPS60121741A - パンプ電極形成法 - Google Patents
パンプ電極形成法Info
- Publication number
- JPS60121741A JPS60121741A JP58230077A JP23007783A JPS60121741A JP S60121741 A JPS60121741 A JP S60121741A JP 58230077 A JP58230077 A JP 58230077A JP 23007783 A JP23007783 A JP 23007783A JP S60121741 A JPS60121741 A JP S60121741A
- Authority
- JP
- Japan
- Prior art keywords
- bump
- formation
- resist
- metal
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、バンプ電極形成法に関する。
従来ノバンプ電極形成法は 5ocial state
technology 、 April 1980の様
に、バンプ下金属膜をバンプ形成後にエツチングしてお
り、このバング下金属膜の食刻液が電極パッドへ浸入す
る問題点があった。又、バング電極形成後フォトリソグ
ラフィ工程を用い、バング周縁部よりも大きくレジスト
を残してもバング下金料膜をエツチングする方法に於て
も高密度電極すなわちバンプ間スペースが狭い場合、レ
ジスト加工ができないという問題点があった。
technology 、 April 1980の様
に、バンプ下金属膜をバンプ形成後にエツチングしてお
り、このバング下金属膜の食刻液が電極パッドへ浸入す
る問題点があった。又、バング電極形成後フォトリソグ
ラフィ工程を用い、バング周縁部よりも大きくレジスト
を残してもバング下金料膜をエツチングする方法に於て
も高密度電極すなわちバンプ間スペースが狭い場合、レ
ジスト加工ができないという問題点があった。
本発明はこのような問題点を解決するものでその目的と
するところは、バンプ下金属食刻液のパッドへの浸入を
押え、且つ高密度バング電極の形成を可能とするところ
にある。
するところは、バンプ下金属食刻液のパッドへの浸入を
押え、且つ高密度バング電極の形成を可能とするところ
にある。
本発明のバング電極形成法は、その形成工程に於てバン
グ下金属をリフトオフ法を用い(1)バンプ形成前に選
択的に除去すること、(2)バング形成後部分的に除去
可能な構造とすることを特徴とする〔実施例〕 以下、本発明について実施例に基づき詳細に説明する。
グ下金属をリフトオフ法を用い(1)バンプ形成前に選
択的に除去すること、(2)バング形成後部分的に除去
可能な構造とすることを特徴とする〔実施例〕 以下、本発明について実施例に基づき詳細に説明する。
第1の実施例は、バング下金属膜の形成に於てリフトオ
フ法すなわちフォトリソグラフィ一工程を用いて部分的
にレジストを残し、金属膜を全面形成後、レジスト上の
金属膜を除去する方法によってバンプ形成後のエツチン
グが困難な部分及びバンプ形成上不要な部分を選択的に
除去する。
フ法すなわちフォトリソグラフィ一工程を用いて部分的
にレジストを残し、金属膜を全面形成後、レジスト上の
金属膜を除去する方法によってバンプ形成後のエツチン
グが困難な部分及びバンプ形成上不要な部分を選択的に
除去する。
次にバンプ形成後フォトリソグラフィ工程を用い1バン
プを含めバンプ周縁部よりも大きくレジストで覆いバン
プ下金属膜をエツチングする方法である。第1.2,3
.4図にり7トオ7法によるバング下金属膜の選択的除
去例、第5.6.7図にバング形成後の7オトエツチ例
、第8.9図に最終の構造を各々示す。
プを含めバンプ周縁部よりも大きくレジストで覆いバン
プ下金属膜をエツチングする方法である。第1.2,3
.4図にり7トオ7法によるバング下金属膜の選択的除
去例、第5.6.7図にバング形成後の7オトエツチ例
、第8.9図に最終の構造を各々示す。
第2の実施例は、第1の実施例に於て、レジスト上金属
膜の除去をバング形成後のレジスト剥離時に同時に行う
方法である。第10.11図にバング形成後のh′η造
、]$12.13図にバンプレジスト剥離後の構造を各
々示す。
膜の除去をバング形成後のレジスト剥離時に同時に行う
方法である。第10.11図にバング形成後のh′η造
、]$12.13図にバンプレジスト剥離後の構造を各
々示す。
以上述べたように本発明によれば、従来方式で問題とな
っているバンプ下金属膜のノくツドヘσ〕浸入を押え、
且つ高密度ノ5ンプ電極の形成を可nヒにする効果を有
する。
っているバンプ下金属膜のノくツドヘσ〕浸入を押え、
且つ高密度ノ5ンプ電極の形成を可nヒにする効果を有
する。
第1図は、フォトリソグラフィ工程を用し)部分的にレ
ジストを残した後、全面にノ(フグ下金属膜を形成した
電極例。 1tls2図は、第1図X方向の電極断面図。 第3図は、レジスト上)くフグ下金属除去後の電極図。 第4図は、第3図中X方向の電極断面図。 第5図は、バンプ形成後のノ(フグ下金属膜エッチング
工程に於けるレジスト被覆例。 第6図は、第5図中X方向の電極断面図。 第7図は、第5図中X方向の電極断面図。 第8図は、最終電極構造。 第9図は、第8図中Y方向の電極断面図。 第10図は、第2の実施例に於ける)(ンプ形成後の電
極図。 第11図は、第10図中X方向の電極断面図。 第12図は、第2の実施例に於ける)くフグレジスト剥
離後の電極図。 第15図は、第12図中X方向の電極断面図。 α・・・・・・AL等のパッド電極 b・・・・・・S10.ガラス等の保腹膜C・・・・・
・レジスト d・・・・・・バンプ下金属膜 e・・・・・・バンプを極 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 第10図−+入 第1zI!l→X 第9図 第1/図 第7う聞
ジストを残した後、全面にノ(フグ下金属膜を形成した
電極例。 1tls2図は、第1図X方向の電極断面図。 第3図は、レジスト上)くフグ下金属除去後の電極図。 第4図は、第3図中X方向の電極断面図。 第5図は、バンプ形成後のノ(フグ下金属膜エッチング
工程に於けるレジスト被覆例。 第6図は、第5図中X方向の電極断面図。 第7図は、第5図中X方向の電極断面図。 第8図は、最終電極構造。 第9図は、第8図中Y方向の電極断面図。 第10図は、第2の実施例に於ける)(ンプ形成後の電
極図。 第11図は、第10図中X方向の電極断面図。 第12図は、第2の実施例に於ける)くフグレジスト剥
離後の電極図。 第15図は、第12図中X方向の電極断面図。 α・・・・・・AL等のパッド電極 b・・・・・・S10.ガラス等の保腹膜C・・・・・
・レジスト d・・・・・・バンプ下金属膜 e・・・・・・バンプを極 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 第10図−+入 第1zI!l→X 第9図 第1/図 第7う聞
Claims (2)
- (1)ハング電極形成工程に於て、す7トオフ法を用い
バング形成前にバンプ下金属膜を選択的に除去すること
を特徴とするバング電極形成法。 - (2)ハング電極形成工程に於て、リフトオフ法を用い
バンプ形成後にバング下金属膜を部分的に除去可能な構
造とすることを特徴とするバング電極形成法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58230077A JPS60121741A (ja) | 1983-12-06 | 1983-12-06 | パンプ電極形成法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58230077A JPS60121741A (ja) | 1983-12-06 | 1983-12-06 | パンプ電極形成法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60121741A true JPS60121741A (ja) | 1985-06-29 |
Family
ID=16902183
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58230077A Pending JPS60121741A (ja) | 1983-12-06 | 1983-12-06 | パンプ電極形成法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60121741A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0939436A2 (en) * | 1998-02-27 | 1999-09-01 | Lucent Technologies Inc. | Manufacture of flip-chip devices |
-
1983
- 1983-12-06 JP JP58230077A patent/JPS60121741A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0939436A2 (en) * | 1998-02-27 | 1999-09-01 | Lucent Technologies Inc. | Manufacture of flip-chip devices |
EP0939436A3 (en) * | 1998-02-27 | 2000-11-02 | Lucent Technologies Inc. | Manufacture of flip-chip devices |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4139434A (en) | Method of making circuitry with bump contacts | |
JPS60121741A (ja) | パンプ電極形成法 | |
JPH0485829A (ja) | 半導体装置及びその製造方法 | |
JPH022125A (ja) | 半導体装置のスルーホール形成方法 | |
JPS62266851A (ja) | 半田バンプ電極の形成方法 | |
JP2001068545A (ja) | 半導体装置の製造方法 | |
JPH0265155A (ja) | 半導体装置の製造方法 | |
JPS61208833A (ja) | 半導体装置の製造方法 | |
JPS62106629A (ja) | 半導体装置の製造方法 | |
JPS6248047A (ja) | バンプ形成方法 | |
JPS60116129A (ja) | バンプ電極形成法 | |
JPS60253232A (ja) | 半導体装置の製造方法 | |
JPH04196539A (ja) | 半導体装置とその製造方法 | |
JPS628030B2 (ja) | ||
JPS595631A (ja) | メサ型半導体装置及びその製造方法 | |
JPH023926A (ja) | 配線の形成方法 | |
JPS6260237A (ja) | 半導体装置の製造方法 | |
JPS61287146A (ja) | 多層配線の形成方法 | |
JPH0346328A (ja) | 半導体装置の製造方法 | |
JPS6231117A (ja) | 半導体装置の製造方法 | |
JPH03274720A (ja) | 半導体装置の形成方法 | |
JPS60175425A (ja) | 選択エツチング方法 | |
JPS5928344A (ja) | 半導体装置の製造方法 | |
JPS62221114A (ja) | 半導体基板上突起物の除去方法 | |
JPH02154448A (ja) | 半導体装置の製造方法 |