JPS58141608A - 自動列車制御装置 - Google Patents
自動列車制御装置Info
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- JPS58141608A JPS58141608A JP2333782A JP2333782A JPS58141608A JP S58141608 A JPS58141608 A JP S58141608A JP 2333782 A JP2333782 A JP 2333782A JP 2333782 A JP2333782 A JP 2333782A JP S58141608 A JPS58141608 A JP S58141608A
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60L—PROPULSION OF ELECTRICALLY-PROPELLED VEHICLES; SUPPLYING ELECTRIC POWER FOR AUXILIARY EQUIPMENT OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRODYNAMIC BRAKE SYSTEMS FOR VEHICLES IN GENERAL; MAGNETIC SUSPENSION OR LEVITATION FOR VEHICLES; MONITORING OPERATING VARIABLES OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRIC SAFETY DEVICES FOR ELECTRICALLY-PROPELLED VEHICLES
- B60L15/00—Methods, circuits, or devices for controlling the traction-motor speed of electrically-propelled vehicles
- B60L15/40—Adaptation of control equipment on vehicle for remote actuation from a stationary place
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60L—PROPULSION OF ELECTRICALLY-PROPELLED VEHICLES; SUPPLYING ELECTRIC POWER FOR AUXILIARY EQUIPMENT OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRODYNAMIC BRAKE SYSTEMS FOR VEHICLES IN GENERAL; MAGNETIC SUSPENSION OR LEVITATION FOR VEHICLES; MONITORING OPERATING VARIABLES OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRIC SAFETY DEVICES FOR ELECTRICALLY-PROPELLED VEHICLES
- B60L2200/00—Type of vehicles
- B60L2200/26—Rail vehicles
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Transportation (AREA)
- Mechanical Engineering (AREA)
- Electric Propulsion And Braking For Vehicles (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は車両の列車速度を検出する速度カウンタ、ＡＴ
Ｃ信号及び車輪径により決定される割繊速度を記憶する
メモリ、この速度カウンタの値と制限速度メモリの値と
を比較する比較器、これらｔ制御する基準りａツク／ｆ
ルスを発生する回路、比較結果の読出回路及び出力回路
から成り、演算の数に応７じて、時分割のタイＺング数
を増減し回路の標準化をｌｌＩり得るようにした自動列
車制御装置に関するもｏ”ｅ＊る。
Ｃ信号及び車輪径により決定される割繊速度を記憶する
メモリ、この速度カウンタの値と制限速度メモリの値と
を比較する比較器、これらｔ制御する基準りａツク／ｆ
ルスを発生する回路、比較結果の読出回路及び出力回路
から成り、演算の数に応７じて、時分割のタイＺング数
を増減し回路の標準化をｌｌＩり得るようにした自動列
車制御装置に関するもｏ”ｅ＊る。
第１ＥＢ、従来技術による自動列車制御装置の構成を示
し友ものである・図において、１韓列車の適度を検出す
る速度発電機、１鉱車両Ｏ制限速度信号を受信する受＊
＠、ａ＃１車輪価を設定する設定器、４ｆｉ速度発電機
１より入力畜れる速１度−臂ルスを車輪径設定１！ＪＯ
値に応じてパルスの間引を行なう車輪径補正回路、１は
本装置の演算を実行する丸めの基準クロ、り一譬ルスを
発生する一路、−はζＯ基皐クロック・譬ルス発生回路
ＪＯ発生する−ぐルス周皺数を分周し、Ｓｋ相蟲の／ｆ
ターン局波数を発生するＳｋ検知／ｆターン発生回路、
１＃ｉ受信器ＩＫｘり受信される車両の制限遍度同液数
０／ｆターンを発生する回路、１は車輪径補正回路４の
速度ａ４ルス出力ｆｖと制繊遮度ノ譬ターン発生域路ｒ
ｅ＞−脹遣度ｉ４ルスｂとを比較する制限速度比較回路
、９は５に検知・臂ターン発生回路６のパルス出力ｆ１
と上記声度シルス出力へとを比較する５に比較回路、１
０．１１は増幅回路、ＢＲＦｉブレーキ出力リレー、５
Ｒは５に検知リレーを夫々示すものである。
し友ものである・図において、１韓列車の適度を検出す
る速度発電機、１鉱車両Ｏ制限速度信号を受信する受＊
＠、ａ＃１車輪価を設定する設定器、４ｆｉ速度発電機
１より入力畜れる速１度−臂ルスを車輪径設定１！ＪＯ
値に応じてパルスの間引を行なう車輪径補正回路、１は
本装置の演算を実行する丸めの基準クロ、り一譬ルスを
発生する一路、−はζＯ基皐クロック・譬ルス発生回路
ＪＯ発生する−ぐルス周皺数を分周し、Ｓｋ相蟲の／ｆ
ターン局波数を発生するＳｋ検知／ｆターン発生回路、
１＃ｉ受信器ＩＫｘり受信される車両の制限遍度同液数
０／ｆターンを発生する回路、１は車輪径補正回路４の
速度ａ４ルス出力ｆｖと制繊遮度ノ譬ターン発生域路ｒ
ｅ＞−脹遣度ｉ４ルスｂとを比較する制限速度比較回路
、９は５に検知・臂ターン発生回路６のパルス出力ｆ１
と上記声度シルス出力へとを比較する５に比較回路、１
０．１１は増幅回路、ＢＲＦｉブレーキ出力リレー、５
Ｒは５に検知リレーを夫々示すものである。
然乍ら、かかる回路構成においては、制限速度比較、５
に比較と２種類の演算を行なうために、各々制限速度ノ
ｌターン発生回路１、制限速度比較（９）路＃、５に検
知／ｌｌターフ発生絡路、５に比較回路９が夫々独立し
九回路として必要であり、演算数の増加が即部品数の増
加とつながり信頼度の低下上期たしている。ｔた、仁の
ような直列のノ曹ルス比較を行なう直列演算方式では、
故障時に必ずブレーキ出力リレーＢＲがＯＦＦとなるよ
うに、フェイルセーフ的な回路構成とすることが困−で
あるという問題がある。
に比較と２種類の演算を行なうために、各々制限速度ノ
ｌターン発生回路１、制限速度比較（９）路＃、５に検
知／ｌｌターフ発生絡路、５に比較回路９が夫々独立し
九回路として必要であり、演算数の増加が即部品数の増
加とつながり信頼度の低下上期たしている。ｔた、仁の
ような直列のノ曹ルス比較を行なう直列演算方式では、
故障時に必ずブレーキ出力リレーＢＲがＯＦＦとなるよ
うに、フェイルセーフ的な回路構成とすることが困−で
あるという問題がある。
本宛＃４Ｆｉ、上記のような事情に鑑みて成され九ｔの
で、その目的は演算数の増加を時分割のタイ２ンダ数の
増加で補足し、部品数の増加を極力抑えると共に回路を
フェイルセーフ的な構成とすることができる自動列車制
御装置を提供することにある。
で、その目的は演算数の増加を時分割のタイ２ンダ数の
増加で補足し、部品数の増加を極力抑えると共に回路を
フェイルセーフ的な構成とすることができる自動列車制
御装置を提供することにある。
上記目的を達成する丸めに本発明で鉱、列車速度信号を
入力する入力回路と、各所定の列車速度に対応する複数
の基準信号を時分割され丸所定履序で周期的に繰り返し
発生する基準信号発生回路と、上記複数の基準信号と上
記列車適度信号とを時分割で順次比較する比較回路と、
この比較回路の複数の比較結果により各所定の列車側信
号を順次出力する出力回路とから自動列車制御装置を構
成し九ことを特徴とする。
入力する入力回路と、各所定の列車速度に対応する複数
の基準信号を時分割され丸所定履序で周期的に繰り返し
発生する基準信号発生回路と、上記複数の基準信号と上
記列車適度信号とを時分割で順次比較する比較回路と、
この比較回路の複数の比較結果により各所定の列車側信
号を順次出力する出力回路とから自動列車制御装置を構
成し九ことを特徴とする。
以下、本発＠を図面に示す一実施例について説明する。
第２図は、本発明による自動列車制御装置の構成例を示
すものである０ｗＡにおいて、２ノは速度発電機、２１
＃ｉ受＊ｍ、ｘａ鉱車輪径設定器、ｘ４は速度発電機、
２Ｊの巻線を利用して停車時にも出力周波数があり、発
車して約３ ｋｍ／ｈ以上の速度になると通常の’１’
ＧｔＢ力同波数となる自己発振形の速度入力回路、１ｊ
鉱この速度入力回路２４の出力／Ｖと基準クーツク／中
ルス発生回路Ｊ１の出力ｆ１とを切換える選択回路、２
６は速度Ｊ４ルス崗波数を一定時間計数することにより
ζその計数値を速度値と、する速度カウンタ、２１は愛
惜・器［・２の出力の１０進入力を２進の奇数パリティ
付のデータに変換する信号設定メモリ、２′−拡車輪径
設定器２Ｊの出力を同様にメモ・りす石阜翰径設定メモ
リ、Ｊｌは信号設定メモリ２１、車輪径設定メモリ２１
の（奇＋奇）の出力を合せて偶数パリティの検出を行な
う□ノ！リティチェ、カー、５ｏＩｆｉ信号設定メモリ
２７、車輪径□設定メモリｊＪＫより決まる制限速度を
メモリするメモリ、１＃は速度カウンタ２−と制限速度
メモリＳＯの出力データとを比較する２進デー□り並列
比較器、”３２は制限速度メモリ１０の出力データの偶
数パリ丙チェッカー、Ｊ４は速度発電機２１．速度入力
回路１４０組合せにて、常時発振出“力があることを検
知する断纏検知胱−ａＳ回路、ＪＪは受信器２２、車輪
径設定＠１８により決まる制限速度続出す回路、−ａは
速度カウンタｚｇＤｌ［が５に以下かどうかを検出する
５に検知読出回路、ｓｒは断線検知続出回路Ｊ４．制隈
速度絖出回路ａＳ、）臂すティチェ、カーＪｌｌ、Ｊｌ
ｔ）出力がいずれも交流出力のと自これらのアンＰ条件
をとる交流形のアンド回路、１ａ、ＪＪは増幅回路、Ｊ
Ｊｄ上記の演算を行□なう良めの基準クロ、クツｆルス
発生回路４である。
すものである０ｗＡにおいて、２ノは速度発電機、２１
＃ｉ受＊ｍ、ｘａ鉱車輪径設定器、ｘ４は速度発電機、
２Ｊの巻線を利用して停車時にも出力周波数があり、発
車して約３ ｋｍ／ｈ以上の速度になると通常の’１’
ＧｔＢ力同波数となる自己発振形の速度入力回路、１ｊ
鉱この速度入力回路２４の出力／Ｖと基準クーツク／中
ルス発生回路Ｊ１の出力ｆ１とを切換える選択回路、２
６は速度Ｊ４ルス崗波数を一定時間計数することにより
ζその計数値を速度値と、する速度カウンタ、２１は愛
惜・器［・２の出力の１０進入力を２進の奇数パリティ
付のデータに変換する信号設定メモリ、２′−拡車輪径
設定器２Ｊの出力を同様にメモ・りす石阜翰径設定メモ
リ、Ｊｌは信号設定メモリ２１、車輪径設定メモリ２１
の（奇＋奇）の出力を合せて偶数パリティの検出を行な
う□ノ！リティチェ、カー、５ｏＩｆｉ信号設定メモリ
２７、車輪径□設定メモリｊＪＫより決まる制限速度を
メモリするメモリ、１＃は速度カウンタ２−と制限速度
メモリＳＯの出力データとを比較する２進デー□り並列
比較器、”３２は制限速度メモリ１０の出力データの偶
数パリ丙チェッカー、Ｊ４は速度発電機２１．速度入力
回路１４０組合せにて、常時発振出“力があることを検
知する断纏検知胱−ａＳ回路、ＪＪは受信器２２、車輪
径設定＠１８により決まる制限速度続出す回路、−ａは
速度カウンタｚｇＤｌ［が５に以下かどうかを検出する
５に検知読出回路、ｓｒは断線検知続出回路Ｊ４．制隈
速度絖出回路ａＳ、）臂すティチェ、カーＪｌｌ、Ｊｌ
ｔ）出力がいずれも交流出力のと自これらのアンＰ条件
をとる交流形のアンド回路、１ａ、ＪＪは増幅回路、Ｊ
Ｊｄ上記の演算を行□なう良めの基準クロ、クツｆルス
発生回路４である。
次に、かかる如（構成しえ装置の作用について述べる。
第３図は、本発明の作用４０１例を示す動作タイミング
チャート図を示す％Ｏである。
チャート図を示す％Ｏである。
仁とでは一演算サイクルを、ＣＦ２−”ｌ”（イーへ関
）のときを照査サイクル、ｃｐｓｗ″″０”（へ−ル関
）のときを診断サイクルＯように２つに分割して行なう
、ＷＡ査ｔイタルにおいて鉱、自動列車制御装置の本来
の機能である速度照査を次の要領にて行なう。
）のときを照査サイクル、ｃｐｓｗ″″０”（へ−ル関
）のときを診断サイクルＯように２つに分割して行なう
、ＷＡ査ｔイタルにおいて鉱、自動列車制御装置の本来
の機能である速度照査を次の要領にて行なう。
まず、速度発電機２１よりの列車速度／ｌｌスス、発振
形速度入力回路２４にて矩形波に波形整形されて速度Δ
ルル／ｖとなる。ζこで、ｃｐｓ＝″″ｌ”、８ＭＰ＝
＠ｌ”の２条件が成立する時間だけ、選択回路ＺＳＯ出
力として、ｆｖが速度カウンタ２６に入力される。この
場合には、速度カウンタｊ６はり一、クツ豐ルスＲＣＰ
Ｋよ抄ａＭＰ−′″１″となる藺に毎回カウント値を
リセ、トシてから計数を開始する。これにより、ロ〜ホ
関゛は速度カウンタ２−の値は、８ＭＰ＝”１１の一定
時間内に入力される速度／４ルス値が計数されるので、
この値拡列単速度に比例した値となり、これをｌピット
当１） ｌ ｋｍ／ｈとなるように８ＭＰ♂１”の時間
を設定すれば、速度カウンタ１ｇｏＩＩＩＤｖは即刻速
度値と等価となる。
形速度入力回路２４にて矩形波に波形整形されて速度Δ
ルル／ｖとなる。ζこで、ｃｐｓ＝″″ｌ”、８ＭＰ＝
＠ｌ”の２条件が成立する時間だけ、選択回路ＺＳＯ出
力として、ｆｖが速度カウンタ２６に入力される。この
場合には、速度カウンタｊ６はり一、クツ豐ルスＲＣＰ
Ｋよ抄ａＭＰ−′″１″となる藺に毎回カウント値を
リセ、トシてから計数を開始する。これにより、ロ〜ホ
関゛は速度カウンタ２−の値は、８ＭＰ＝”１１の一定
時間内に入力される速度／４ルス値が計数されるので、
この値拡列単速度に比例した値となり、これをｌピット
当１） ｌ ｋｍ／ｈとなるように８ＭＰ♂１”の時間
を設定すれば、速度カウンタ１ｇｏＩＩＩＤｖは即刻速
度値と等価となる。
一方、受＠＠ｚ：ｘからのムＴＣ＠号、車輪径設定器２
Ｊの値に応じて、−号”設定メモリ１１、単−儀設定メ
モリ２１の出力データはｌＯ進→２進のデコーダ回路と
なっており、その出力紘Ｉ４リテ（ビットを含んだ奇数
・苛すティのデータとなりている。この各メ毫りｓｒ、
ｚａのデータ誤りは、（奇＋奇）−偶数のΔリティチ、
。
Ｊの値に応じて、−号”設定メモリ１１、単−儀設定メ
モリ２１の出力データはｌＯ進→２進のデコーダ回路と
なっており、その出力紘Ｉ４リテ（ビットを含んだ奇数
・苛すティのデータとなりている。この各メ毫りｓｒ、
ｚａのデータ誤りは、（奇＋奇）−偶数のΔリティチ、
。
カーＪ１により公知の手法にてチ、、りされ、その出力
は・母すティチ、ツカ−Ｊ１の自己チ。
は・母すティチ、ツカ−Ｊ１の自己チ。
、りをＣ２０と同期をとうて、交＃！出力がＰムとなり
て出力される。を良、各メモリｘｖ、ｚａＯ出力にて決
まる制限速度メモリｓｅｏ番地に応じたその出力データ
Ｄ、は、同様にして帽１４リティによりＰＤが出力され
る。ζＯＤ、杜、ムＴＣ信号と車輪径とによシ決定され
る制限適度データと等価であるので、とのり、と上記Ｏ
Ｄ＃を並列比較器２ｇにおいて比較する。この時、Ｄｖ
は口〜ホの間一定の値を保っているが、Ｄｐｔ）値はそ
Ｏ照査の目的に応じ大データが、各メ毫りｊＦ、ＪＪ、
ＪＪに！ ＩＩ ＢＴＰ、ＤＴＰ、Ｖ’ｒＰ Ｏ各々の
タイミング毎に異なった。データが出力＆ｔＬ為・これ
らの比較結果０ＩＩＩ出紘、制隈遮度ＩＩＩ出回路ｓｉ
＃ＢｃＰ、断線検知続出−路Ｊ−がＤＣＰ、５ ｋ読出
回路ｓ ｇ ｙ ｖｃｐという＾合に、上記１ｆＰ等と
同期をとりたクロ、りにより比較結果が読出される。従
って、その他各種の演算を行なう時には、−〜へ間にこ
の例では、４つのタイミングしか存在していないが、こ
れを１．１−等のように増加畜せていけば、牛無限に部
分的な回路変更により演算数の追加が可能となる。
て出力される。を良、各メモリｘｖ、ｚａＯ出力にて決
まる制限速度メモリｓｅｏ番地に応じたその出力データ
Ｄ、は、同様にして帽１４リティによりＰＤが出力され
る。ζＯＤ、杜、ムＴＣ信号と車輪径とによシ決定され
る制限適度データと等価であるので、とのり、と上記Ｏ
Ｄ＃を並列比較器２ｇにおいて比較する。この時、Ｄｖ
は口〜ホの間一定の値を保っているが、Ｄｐｔ）値はそ
Ｏ照査の目的に応じ大データが、各メ毫りｊＦ、ＪＪ、
ＪＪに！ ＩＩ ＢＴＰ、ＤＴＰ、Ｖ’ｒＰ Ｏ各々の
タイミング毎に異なった。データが出力＆ｔＬ為・これ
らの比較結果０ＩＩＩ出紘、制隈遮度ＩＩＩ出回路ｓｉ
＃ＢｃＰ、断線検知続出−路Ｊ−がＤＣＰ、５ ｋ読出
回路ｓ ｇ ｙ ｖｃｐという＾合に、上記１ｆＰ等と
同期をとりたクロ、りにより比較結果が読出される。従
って、その他各種の演算を行なう時には、−〜へ間にこ
の例では、４つのタイミングしか存在していないが、こ
れを１．１−等のように増加畜せていけば、牛無限に部
分的な回路変更により演算数の追加が可能となる。
他方、診断サイクルにおいては、回路のチ。
、りを行なう九めに前述と同様の回路を用いて、速度検
出でａｍＩＲ回路ＺＳＯ入力にて、ｆｖ Ｏ代わりに基
準クロ、り／ｌルス発生回路Ｊ１の出力ｆ、を速度カウ
ンタ１６に入力し、一方制限速度関係では各メモリｚ’
ｔ、ｘａ°の出力データをＣ２０，ＶＴＰ、ＤＴＰ Ｏ
各ｊｌｆ ４ ｉ ７ ／ Ｉｃ応じ−ＣＤｐ Ｏ値を
決定し、回路の動作としては、並列比較器２１の出”力
がＤｖ）Ｄｐとなるように設定しである。これを駒速と
同様にして各続出回路Ｊ４〜！＃にて続出すと、いずれ
もＣ２０と同期し九交流出力となる。つまり、制限速度
続出回路Ｊ６は、ＣＰ８＝−１’の時にはＤｖゆｐ ｓ
ｃｐｓ ；” Ｑ ’の時にはＤｖ＞Ｄｐとしである
ので、その出力は１１”とＯ”の交流となる。その他の
読出について１同様である。ブレーキ出力では、各読出
回路Ｊ ４．Ｊ ＃及び各Δリティチ、、りｓｓ、ｓ１
ｏ出力を、全て交流のを自交流出力と謙る公知の交流ア
ンド回路Ｊ１を通し、増幅回路１１を介してグレー中出
力リレーＢｉｔ ｖｔＯＮさせる。これは、制隈遭度以
下Ｏとａｌにので、割繊適度以上、断−検知、ノ９リテ
ィエフーＰＡ、ＰＤ４Ｄいずれかが発生しえら、ブレー
キ出力リレーＢｉＬをＯＦＦ ｆｉせてブレーキ出力と
すみ。
出でａｍＩＲ回路ＺＳＯ入力にて、ｆｖ Ｏ代わりに基
準クロ、り／ｌルス発生回路Ｊ１の出力ｆ、を速度カウ
ンタ１６に入力し、一方制限速度関係では各メモリｚ’
ｔ、ｘａ°の出力データをＣ２０，ＶＴＰ、ＤＴＰ Ｏ
各ｊｌｆ ４ ｉ ７ ／ Ｉｃ応じ−ＣＤｐ Ｏ値を
決定し、回路の動作としては、並列比較器２１の出”力
がＤｖ）Ｄｐとなるように設定しである。これを駒速と
同様にして各続出回路Ｊ４〜！＃にて続出すと、いずれ
もＣ２０と同期し九交流出力となる。つまり、制限速度
続出回路Ｊ６は、ＣＰ８＝−１’の時にはＤｖゆｐ ｓ
ｃｐｓ ；” Ｑ ’の時にはＤｖ＞Ｄｐとしである
ので、その出力は１１”とＯ”の交流となる。その他の
読出について１同様である。ブレーキ出力では、各読出
回路Ｊ ４．Ｊ ＃及び各Δリティチ、、りｓｓ、ｓ１
ｏ出力を、全て交流のを自交流出力と謙る公知の交流ア
ンド回路Ｊ１を通し、増幅回路１１を介してグレー中出
力リレーＢｉｔ ｖｔＯＮさせる。これは、制隈遭度以
下Ｏとａｌにので、割繊適度以上、断−検知、ノ９リテ
ィエフーＰＡ、ＰＤ４Ｄいずれかが発生しえら、ブレー
キ出力リレーＢｉＬをＯＦＦ ｆｉせてブレーキ出力と
すみ。
仁のように、列車速度信号を入力する入力回路と、各所
定の列車速度に対応する値数０基準信号を時分割され九
所定原序で同期的に繰り返し発生すｌ基準信号発生回路
と、上記複数の基準信号と上記列車速度信号とを時分割
で層成比較する比較回路と、この比較回路の複数０比較
結果により４に所定の列車制御信号を順次出力する出力
回路とから自動列車制御装置を構成しえものである。
定の列車速度に対応する値数０基準信号を時分割され九
所定原序で同期的に繰り返し発生すｌ基準信号発生回路
と、上記複数の基準信号と上記列車速度信号とを時分割
で層成比較する比較回路と、この比較回路の複数０比較
結果により４に所定の列車制御信号を順次出力する出力
回路とから自動列車制御装置を構成しえものである。
従って、以下のような効果が得られｈものてある、自動
列車制御装置は、その使用路線に応じて各種速度照査機
能の追加が余儀な（される。
列車制御装置は、その使用路線に応じて各種速度照査機
能の追加が余儀な（される。
が、本装置ではこれらに容易に対応可能なように各機能
を演算ワードのタイ１ングに副歯を行ない、演算の数に
広じて時分割のタインンダ数を増減させ回路の標準化を
図り、ＬＳＩ化への容易に対応させることができる。
を演算ワードのタイ１ングに副歯を行ない、演算の数に
広じて時分割のタインンダ数を増減させ回路の標準化を
図り、ＬＳＩ化への容易に対応させることができる。
陶、第３図のタインングチャート図では、ｃｐｓ＝’″
ｌ＃と″０”が同一となっているが、使用条件に応じて
、例えば応答時間の向上部の要求のある時に社、ｃｐｓ
＝″″０”の時間を極層に短（することもできる。
ｌ＃と″０”が同一となっているが、使用条件に応じて
、例えば応答時間の向上部の要求のある時に社、ｃｐｓ
＝″″０”の時間を極層に短（することもできる。
以上説明しえように本発明によれば、演算数の増加を時
分割のタインング数の増加により補足するようにし九〇
で、部品数の増加を極力抑えると共に回路をフ、イルセ
□ニア的な構成とすることができる極めて信頼性の高い
自動列車制御装置が提供できる。
分割のタインング数の増加により補足するようにし九〇
で、部品数の増加を極力抑えると共に回路をフ、イルセ
□ニア的な構成とすることができる極めて信頼性の高い
自動列車制御装置が提供できる。
第１図は従来技術による自動列車制御装置を示す図、第
２図は本発明の一実施例を示す構成図、篇３図は本発明
の動作タインンダチャート図である。 １．２１・・・速度発電機、２．２２・・・ム’ｒｃ受
儒器、Ｓ、ＺＳ・・・車輪径設定器、４・・・車輪径補
正回路、６・・・基準クロ、クツ９ルス妬生（ロ）路、
−・・・５に検知ノ譬ターン発生回路、１・・・制限速
度ノ臂ターン発生回路、８１ｇ・・・周波数比較回路、
１０゜Ｊｌ・・・増幅回路、２４・・・発振彫速度入力
回路、２ｓ・・・選択回路、２−・・・速度カウンタ、
２１・・・信号設定メモリ、２＃・・・車輪径設定メモ
リ、１−・・・並列比ＩＲ器、１０・・・制限速度メモ
リ、１１、ａｘ・・り譬すティチェ、カー、Ｊ Ｊ −
・・基準クロツタ／譬タス発生回路、１４・・・断線検
知続出回路、１ト・・制限淳度貌出回路、Ｊｌ・・・５
に続出回路、Ｊｌ・・・交流アンド回路、ＪＪ、Ｊｊｌ
・・・増幅回路。 １４１１ 図 第２＃ｉ！Ｊ ２を 第３ 図
２図は本発明の一実施例を示す構成図、篇３図は本発明
の動作タインンダチャート図である。 １．２１・・・速度発電機、２．２２・・・ム’ｒｃ受
儒器、Ｓ、ＺＳ・・・車輪径設定器、４・・・車輪径補
正回路、６・・・基準クロ、クツ９ルス妬生（ロ）路、
−・・・５に検知ノ譬ターン発生回路、１・・・制限速
度ノ臂ターン発生回路、８１ｇ・・・周波数比較回路、
１０゜Ｊｌ・・・増幅回路、２４・・・発振彫速度入力
回路、２ｓ・・・選択回路、２−・・・速度カウンタ、
２１・・・信号設定メモリ、２＃・・・車輪径設定メモ
リ、１−・・・並列比ＩＲ器、１０・・・制限速度メモ
リ、１１、ａｘ・・り譬すティチェ、カー、Ｊ Ｊ −
・・基準クロツタ／譬タス発生回路、１４・・・断線検
知続出回路、１ト・・制限淳度貌出回路、Ｊｌ・・・５
に続出回路、Ｊｌ・・・交流アンド回路、ＪＪ、Ｊｊｌ
・・・増幅回路。 １４１１ 図 第２＃ｉ！Ｊ ２を 第３ 図
Claims (1)
- 列車速度信・号を入力する入力回路と、各所定の列車速
度に対応す、る複数の基準信号を時分割された所定の順
序で周期的に繰返し発生する基準信号発生回路と、前記
複数の基準信号と前記列車速度信号とを時分割で順次比
軟する比較回路と、この比較回路の複数の比較結果によ
り各所定の列車制御信号を順次出力する出力回路とから
構成したことｔ特徴とする自動列車制御装置Ｏ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2333782A JPS58141608A (ja) | 1982-02-16 | 1982-02-16 | 自動列車制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2333782A JPS58141608A (ja) | 1982-02-16 | 1982-02-16 | 自動列車制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58141608A true JPS58141608A (ja) | 1983-08-23 |
| JPH0435964B2 JPH0435964B2 (ja) | 1992-06-12 |
Family
ID=12107768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2333782A Granted JPS58141608A (ja) | 1982-02-16 | 1982-02-16 | 自動列車制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58141608A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04121115U (ja) * | 1991-04-15 | 1992-10-29 | 株式会社ケンウツド | シヨツクノイズ低減回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124810A (en) * | 1977-04-04 | 1978-10-31 | Hitachi Ltd | Automatic train controlling system |
| JPS566695A (en) * | 1979-06-25 | 1981-01-23 | Hitachi Ltd | Controller for electric motor |
-
1982
- 1982-02-16 JP JP2333782A patent/JPS58141608A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124810A (en) * | 1977-04-04 | 1978-10-31 | Hitachi Ltd | Automatic train controlling system |
| JPS566695A (en) * | 1979-06-25 | 1981-01-23 | Hitachi Ltd | Controller for electric motor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04121115U (ja) * | 1991-04-15 | 1992-10-29 | 株式会社ケンウツド | シヨツクノイズ低減回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0435964B2 (ja) | 1992-06-12 |
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