JPS58137054A - 高信頼性デイジタルデ−タプロセツサ - Google Patents

高信頼性デイジタルデ−タプロセツサ

Info

Publication number
JPS58137054A
JPS58137054A JP57169958A JP16995882A JPS58137054A JP S58137054 A JPS58137054 A JP S58137054A JP 57169958 A JP57169958 A JP 57169958A JP 16995882 A JP16995882 A JP 16995882A JP S58137054 A JPS58137054 A JP S58137054A
Authority
JP
Japan
Prior art keywords
bus
signal
unit
fault
information
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57169958A
Other languages
English (en)
Other versions
JPH0531173B2 (ja
Inventor
ジヨゼフ・イ−・サムソン
ケネス・テイ−・ウルフ
ロバ−ト・リ−ド
ガ−ドナ−・シ−・ヘンドリ−
ダニエル・エム・フオ−コフ
ロナルド・イ−・デイネソン
ダニエル・エム・クレムソン
クルト・エフ・ベイテイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ascend Communications Inc
Original Assignee
Stratus Computer Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Stratus Computer Inc filed Critical Stratus Computer Inc
Publication of JPS58137054A publication Critical patent/JPS58137054A/ja
Publication of JPH0531173B2 publication Critical patent/JPH0531173B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1608—Error detection by comparing the output signals of redundant hardware
    • G06F11/1625—Error detection by comparing the output signals of redundant hardware in communications, e.g. transmission, interfaces
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
    • G06F11/2007—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication media
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/374—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a self-select method with individual priority code comparator
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Hardware Redundancy (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
本発明は、種々の障害条件下で実質的に連続的動作を行
なえるディジタル計算装置および方法に関する。すなわ
ち、本発明は、非常に確実なコンピュータシステムを提
供するものである。本コンピュータシステムはまた、シ
ステム形態の点で高度に変幻性があり、種々の障害条件
が生じても使用者をこれに関与させないという点で利用
し易い。 本システムはまた、プ四グラムが簡単であること、種々
の動作を堆り扱うのに比較的低価格のハードウェアを提
供できるという点で利用し易い。 障害は、少なくとも一部は、回路や関連する電気機械装
置の複雑さやグーグラムの複雑さに起因してゲイジタル
コンビエータにおいては避は難いことである。したがつ
【、従来より、少なくとも使用者の皺麓から、障害が生
じた場合、実質的に連続的動作を維持しながら、処理さ
れつつあるデータの完全性を維持したいという要求があ
った。 この要求に応するため、種々の誤修正コードおよびこの
コードで動作する装置が技術上開発された。 また、装置の冗長性に関して種々の形態のものが一発さ
れた。この技術の１つの例は、「マルチブーセッサシス
テム」として米国特許第４，２２８，４９６号に記載さ
れている。この特許は、各々、少なくとモ処理ユニット
とメモリユニットを備え、周辺制御ユニットとともに動
作する冗長性処理モジュール対を用いる。一方の処理モ
ジュールのどこかに障害があれば、その全モジュールは
不能化され、それと対のモジュールが要求され、１つだ
けで動作が継続されよう。後者のモジュールのいずれか
に障害があれば、このモジュールも不能化されるから、
２つの障害で全モジュール対は不能化されよう。 この従来の手法およびその他の従来の手法での成功度合
は限定された。コンピュータのハード中エアを簡単化し
ようとする努力は、過度に複雑なソフトウェアすなわち
機械プｐグミングを招くことがしばしばあった。他方、
ソフトウェアを簡単化しようとする努力は、装置の冗長
性を過度に大きくし、装置の高価格、複雑性を伴なう結
果となった。 したがって、本発明の目的は、障害に対する許容度が向
上され、したがって確実性が向上されたテイジタルコン
ピュータシステムを提供することである。 本発明の特定の目的は、障害を検出し、矯正を行ない、
そしてデータの完全性を保証しかつ使用者に対して実質
的に擾乱を伴なうことなく動作を継続するディジタル計
算装置および方法を提供することである。 本発明の他の特定の目的は、比較的複雑でないソフトウ
ェアと比較的低価格な二重ハードウェアを用いる障害許
容ディジタル計算装置および方法を提供することである
。 本発明の他の特定の目的は、誤り検出が比較的高［Ｋ分
散され、誤りを発生する障害の場合比較的簡単な修正作
用で働く障害許容ディジタル計算装置および方法を提供
することである。 本発明の他の目的は、価格の経済化とハードウェアの簡
単化を達成するため、異なるシステム要素に対してそれ
ぞれの娯り検出方法および構成体を算用する上記性質の
障害許容ディジタル計算装置および方法を提供すること
である。 本発明のさらに特定の目的は、バス構造体と。 処理、メモリおよび周辺制御ユニットに冗長性要素をも
ち、モジュールの複数の要素に障害が生じた場合でも実
質的に中断されずに有効な動作を継続し得るように構成
されたグロセツナモジエールを備える７オルトトレ２ン
トデイジタルコンピユータシステムを提供することであ
る。 本発明のこれらおよびその他の目的は、以下の説明から
明らかとなろう。 本発明のコンピュータシステムは、処理ユニット、ラン
ダムアクセスメモリユニットおよび周辺制御、ユニット
をもつグロセツナモジュールと、モジュールの数個の装
置間のすべての情報転送を司る単一のバス構造体とを備
える。本プンビュータシステムは、単一のプ閘セッサモ
ジュールを使用してもよいし、複数のモジュールを結合
してマルチプＶセツナシステムとじてもよい。各プルセ
ラすモジュール内のバス構造体は、２重のパートナバス
を含んでおり、各機能ユニットは、同一性のパートナユ
ニットを備えることができる。非同期の周辺装置ととも
に動作する制御ユニット以外の各ユニットは、通常その
パートナユニットと完全同期で動作する。例えば、プル
セッサモジュールの２つのパートナメモリユニットは１
通常、ともに２つのパートナバスを駆動し、ともにバス
構造体により完全同期で駆動される。 さらに、本発明にしたがえば、コンピュータシステムは
、プ闘セツナモジュール内の各機能ユニットのレベルで
障害検出を行なう。この特徴を達成するため、誤り検出
器で各ユニット内のハードウェア動作を監視し、エエッ
ト間の情報転送を検査する。誤りの検出があると、プロ
セツナモジエールは、誤りを生じたバスまたはエニツ）
ｉｋ他のユニットへの情報転送から隔絶し、そし【モジ
ュールは動作を継続する。継続された動作では、障害の
生じたバスまたはユニットのバーＦすを使用する。誤り
検出が情報転送に先立つ場合は、継続された動作では、
障害が不存在の場合に行なわれたのと同じ時点に転送が
実施され得る。瞑り検出が情報転送と一致するときには
、継続動作では転送が反復され得る。 コンピュータシステムは、上述の障害検出および矯正作
用を極度に迅速に、すなわち動作サイクルの何分の−か
の内に行なうことができる。好ましい具体例では、例え
ば、誤り発生性障害を検出後、２クロック間隔内に疑問
の情報転送を修正する。したがって、この具体例のコン
ピュータシステムは、多くとも、有効性に疑問があり、
全データの有効性を保証するために反復を必要とする１
回の情報転送しか行なわない。 本発明のグロセツナモジュールは、障害許容動作を可能
にするためハードウェアに相当の冗長性をもたせること
ができるが、２重ユニットをもたないモジュールで十分
に動作する。この特徴によす、使用者は１本発明のコン
ピュータシステムを非冗長性形態で低初価格で入手し、
しかも十分の計算容量を得ることができる。使用者は、
その使用者にもつともよ（適合するようＫ、かつ経済が
許す１度においてシステムに２重ユニットを追加し、障
害許容の確実惟を増すことができるのである。これは、
このように拡張ができない多くの従来のコンピュータと
好対照である。本発明の；ンピュータシステムは、２重
ユニットを有しないものでも、相当の娯り検出および確
認を行なえ、使用者を種＾の障害の結果から保談するこ
とができる。また、この特徴の達成により、２重ユニッ
トを有するコンピュータシステムは、種々のユニットの
除去や修理や交換中動作状態に維持されることができる
。 −ｔＫ、本発明のプレセツナモジュールは、モジュール
の各二ニットととにバックアップパートナを備えること
ができる。したがって、１つのモジュールは、２つの中
央感層ユニットと、２つの主（ランダムアクセス）メモ
リユニットと、２つのディスク制御ユニットと、２つの
通信制御Ｓニットと、マイクロプロセラナシステムを形
成するためプロセツナモジュールを他のモジュールに結
合するための２つのリンク制御ユニットとを有すること
ができる。モジュールは、さらに、磁気テープメモリと
動作のためテープ制御ユニットを備えることができる。 しかし、これは一般に２重化されない。 この冗長性のため、モジュールは、いずれかのユニット
に障害が生じた場今動作を継続できる。 一般に、プロセッサモジュールの全ユニットは、如何な
る検出障害も不存在の場合、連続的かつ選択された一期
状態で動作する。いずれかのユニット誤発生性の障害が
検出されると、そのユニットは隔絶されオフラインに置
かれるから、情報をモジュールの他のユニットに転送で
きない。オフラインユニットのバーＦすが動作を継続し
、それｋより全モジュールは、通常実質的に中断なく動
作を継続できる。使用者は、オフラインユニットの修理
するための保９要求の表示またはその偽の提示がなされ
る場合を除き、この、ような障害検出およびオフツイン
状態への変換を知ることは稀である。 障害許容動作を行なうためプロセッサモジュール内の機
能ユニットを上述のようにパートナをもたせて２重化す
るととに加えて、プロセッサユニット内の各ユニットは
、一般に、データ転送Ｋ１１ｌ与する２重のハードウェ
アを備える。各機能ユニット内におけるこの２重化の目
的は、各ユニット内における障害について他のユニット
と関係なく試験することである。モジュールの各ユニッ
ト内の他の構造体は、腰検出用構造体を含め、一般に２
重化されない。 プロセッサモジュールの全ユニットに作用する共通のバ
ス構造体は、上述の２段階の２重化の組合着を採用する
のが好ましく、ムバス、とのムパスを２重化するＢバス
およびＸバスを形成する３組の導線を有する。ムバスお
よび１バスは、各々。 サイクル限定、アドレス、データ、パリティ信号および
ユニット間の誤りの情報伝送を報知するために比較され
得るその他の信号の同じ１岨の信号を運ぶ。２重化され
ないＸバスの導線は、モジュール−ワイド信号、および
タイミング、誤り状態、電力のようなその他の動作信号
を運ぶ。 本発明のプロセッサモジュールは、ユニットの２重化部
分の動作の比較、パリティおよび腰りチェックおよび修
正コードの利用、さらＫは供給電圧のごとき動作パラメ
ータの監視を含む諸技術の組合せにより各機能ユニット
内において障害を検出し、位置決めする。１つの特定の
例として例示されるコンピュータシステムにおいて、　
＋中央処理ユニットは、完全同期で動作する２つの冗長
性処理部を含む。誤り検出器が冗長性処理部の動作を比
較し、もしも比較が無効であれば、処理ユニットをバス
構造体への情報転送から隔絶する。これは、プロセッサ
モジュールの他の機能ユニットを、問題の処１１ユニッ
トから出ることのある障害情報から隔絶する。 各処理ユニットはまた、実質的メモリ動作を行な５段階
を有しており、そして該段階は２重化されない。 処理エエツシは、この段階における障害を検出するのに
、むしろパリティ技術を利用するのである。 例示の冨ンビュータシステムのランダムアクセスメ毫す
エニットは、２つの非冗長性メモリ部を備え【おり、そ
して各メモＩｌｌは、メモリワードの異なるパイＦを記
憶するよう構成されている。 ユニットは、各メモリ部および両メモリ部の複合体ＩＩ
Ｃおける障害を誤り修正コードで検出する。やはり、腰
り検出器が、メモリユニットが潜在的談り情報をバス構
造体に、したがつ【他のユニットに転送するのを不能化
する。 例示のプロセッサモジュールにおいて、メモリユニット
には、２重化バス導線、すなわちムバスと１バスをチェ
ックするというタスクも割り轟てられる。この目的のた
め、ユニットは、アドレス信号およびバス構造体上のデ
ータ信号を試験するパリティチェッカを備えている。加
えて、コンパレータが、ムバス上の全信号を１バス上の
全信号と比較する。このようにしていずれかのバスに障
害があることを決定すると、メモ９二ニットは、他のエ
ニツ）Ｋ’、Ｘバスを介して非障害バスのみに従うべき
ことを報知する。 本発明のプロ七ツナモジュール用の周辺制御エエツシは
、「ドライブ」および「チェック」と称される２重の制
御部、および制御部とユニットが作用する周辺人力／出
力装置間を接続する周辺インターフェース部とを採用す
る。畳通、ディスタメモリとともに動作するためのディ
スク制御ユニット、テープ移送装置と動作するためのテ
ープ制御ユニット、通信パネルを介して、端末装置、プ
リンタおよびモデムを含む過信装置と動作するための過
信制御ユニット、および１つのプ田セッナ毫ジヱールを
マルチプロセッサシステムの他のプ田セッサ毫ジェール
と接続するためのヲンタ１１ＪＩｆエニットとが含まれ
る。どの場合も、バスインターフェース部は、入力信号
をムバスおよび／または１バスからドライブおよびチェ
ック制御部に供給し、ドライブチャンネルからの出力信
号をムバスおよび１バスに供給し、バス構造体から送ら
れる臀定の入力信号における論理的誤りについ【試験し
、セしてドライブチャンネルおよびチェックチャンネル
の出力信号の同一性、一ついて試験する。 各周辺制御ユニット内のドライブ制御部は、工ニットが
作用するの装置に適当な制御、アドレス、状態表示およ
Ｖデータ操作機能を提供する。二二ツＦのチェック制御
部は、ドライブ制御部をチェツタする目的で本質的に同
一である。各制御ユニットの周辺インターフェース部は
、制御ユニットおよび周辺装置間を通る信号を誤りにつ
いて試験するためのパリティ装置およびコンパレータ装
置の組合せを備えている。 通信制御ユニットのごとき同期Ｉ１０装置とともに動作
する周辺制御ユニットは、そのパートナエニンＦと完全
同期で動作する。しかしながら１例えば、パートナを有
するディスク制御ユニットは、別の非同期のディスタメ
モリとともに動作し、したがって限定された同期状態で
動作する０例えば、バードナディスク制御ユニットは、
Ｍ時に書込み動作を遂行するが、ディスクメ量りが互に
非１ｍｌ５的に動作するから、正確な同期状ｍにはない
。リンク制御ユニットおよびそのパーＦすも、普通この
限定された同期状態で動作する。 上述の例示のプロ七ツナモジュールに対する電源エニン
Ｆは、２つの内部電源を採用して□おり、その各々は、
各７ミートナユニツト対の一方（Ｑ　ｘ二ツ）ｋのみ動
作電力を供給する。すなわち、一方の内部電源は、バス
構造体の一方の２重化部分、２つのパートナ中央処理ユ
ニットの一方、２つのパートナメモリエニンＦの一方、
および各周辺制御ユニット対の一方のユニットに給電す
る。また、内部電源は、プロ七ツナモジュールの非２重
化ユニットに電力を供給する。モジュールの各ユニット
は、一方の内部電源から動作電力を受は散り、そのユニ
ットが必要とする動作電圧氷発生する電源段を有する。 この電源段はまた。供給電圧を監視する。不足の供給電
圧を検出すると、電源段は、そのユニットからバス構造
体への全出力線を接地電位にタランプする信号を発生す
る。この作用は、いずれのユニットに電力の不足があっ
ても、障害情報がバス構造体に伝達されるのを阻止する
。 本発明の他の特徴は、プルセッサモジュールのあるユニ
ットが、実際の情報輌送前に誤り検出段階を含む動作ナ
イフ舞を伴なって各情報転送を実行することである。こ
の動作を行なうユニットは、その１例が周辺装置に対す
る制御ユニットであるが、情報転送を行なう前に障害状
態について試験する。ユニットは、障害が検出された場
合には、情報の転送を抑止する。しかしながら、モジュ
ールは、中断または遅延なしに動作を継続し、抑止され
ていないパートナユニットから情報転送を行なうことが
できる。 動作時間がより重要性を有するプルセッサモジュールの
他のユニットー一般に少なくとも中央処理ユニットおよ
びメモ９瓢ニツシを含む−は、各情報転送と関係する誤
り検出と同時にその情報転送を実行する。障害が検出さ
れた場合には、ユニットは、直前の情報転送を無視すべ
きことを他の処３１　ｓ−ニットに警告する信号を直ち
に発生する。 プＶセツナモジュールは、障害条件を報告したユニット
のパーＦすから情報転送を繰り返すことができる。この
動作態様は、各情報転送が誤り検出の目的のために遅延
なＬＩＩＣＩＩ行されるから、最適の動作速度をもたら
す、遅延は、障害が検出される比較的僅かの場合にのみ
生ずる。 本発明の１具体例においては、少なくとも中央処理ユニ
ット、ランダムアクセスメモリエニツ）、マス記憶装置
用制御ユニット、および通信装置用制御ユニットを有し
、さらに冗員性の第１および＠２のバスおよび第３のバ
スを有するバス構造体を備えるデイジタルデータグロセ
ツナ装置が採用される。バスは、ユニットを作動させユ
ニット間において情報転送を行なうため全ユニットと接
続される。障害検出手段が、任意のユニットと、第１バ
スおよび第２バスの任意の一方または両方のバスとの間
の各情報転送をチェックする。障害検出手段は、ユニッ
トおよび第１および１１１２のバスの各々における障害
状態を検出する。この異体例は、さらに、障害検出手段
に応答し、障害状態の不検出に応答して第１バスおよび
第２バス上に情報転送を行ない、かつ、第１および第２
バスの一方の障害の検出に応答して、第１および第２の
バスの他方のバス上の情報転送信号にのみ応答するよう
に全ユニットを条件づける□論理手段を備える。 このような具体例で実施する場合の他の特徴は、＋−ニ
ットにそのユニットの障害を検出するための別個の障害
検出手段を有することであり、各別個の検出手段は、そ
のユニット内の障害の検出に応答して、少なくとも１つ
の障害報告信号を他のユニットに転送のため第３のバス
に供給する。 本発明の実施にあたっては、優先性決定手段を備えるこ
ともできる。これは、バス構造体に接続される２（ロ）
より多くないユニットの各★が（ここに（ロ）は１より
大きい整数）、バス構造体を介して情報転送を開始し得
ること、およびこの各ユニットが、選択的に転送要求信
号を有することにより特徴づゆられる。少なくとも第３
バス、または菖１および第２バスの各々は、これらのエ
ニツＦ間の優先選択を行なうため少なくとも（ロ）の導
線を有している。この実施例の装置は、各々、転送を開
始するユニットの異なるものと関連する複数の調停回路
を有する。各調停１路は、（へ）の選択導線と接続され
ており、関連するユニットの転送要求信号に応答して、
そのユニットの独特の優先ランクに応答する並列なラン
ク応答ディジタル信号を選択導線に供給し、またより高
優先性ランクからり遺択導線上のランク応答信号の不存
在で転送開始出力信号を生ずる。この調停論理回路は、
単一のタイミング間隔で動作し、最小のバス導線および
論理回路しか必要としない。さらに、この実施例は、バ
ｘｌｌ求、チャンネル要求および優先性中断要求を含む
種々の動作のいずれについても優先性を決定し得る。 上述の特徴を有するプロセッサモジュールはまた、本発
明の１つの特徴として、プロセッサメモリおよび制御ユ
ニットに対して動作電力を供給する電源手段と、動作電
力のレベルに応答し、動作電力が選択された供給条件以
下であれば、これらの装置が情報転送信号をバスに供給
するのを阻止する電力論理手段を援用し得る。 プロセッサモジュールの中央処理ユニットおよび障害検
出手段は、本発明の１つの特徴として、Ｗ、１および第
２の処理部を備え、各処理部を、第３バス、および菖１
および第２バスのいずれかから信号を受信し、受信され
た信号に応答して同一の処理を行ない、バス構造体に供
給するための出力信号を発生するように構成できる。ま
た、第１および第２処理部から出る対応する出力信号を
比較するコンパレータも設けられる。コンパレータは、
この信号比較に応答して処理ユニットにおける障害状態
を検出する。フンパレータは、第１および第２処理がバ
ス構造体から受信する対応する信号を比較し、受信され
る信号の比較に応答して障害状態を検出することができ
る。 プロセッサモジュールのメモリユニットおよび障害検出
手段は、本発明の１つの特徴として、各各、メモリワー
ドの一部を記憶するように構成され、かつ−緒に全メモ
リワードを記憶する第１および１１２のランダムアクセ
スメモリ部を含むことができる。また、各メ毫す郁に第
１および第２バスのいずれかから受信されたメモリワー
ド部を書き込む手段、および両メモリ部から全メモリワ
ードを読み取り、そのメモリワードを第１および館２の
バスに選択的に供給する手段が設けられている。また、
メモリワードのパリティをチェックし、無効なメモリワ
ードパνテイに応答して障害状履を検出する手段が設け
られている。 本発明のさらに他の特徴として、プルセッサモジュール
の少なくとも１つの制御ユニットおよび障害検出手段は
、第１および第２の装置制御部を採用し、その各々を、
ａｌｌおよび第２バスの少なくともいずれかから信号を
受信し、かつ、受信信号に応答して同じ動作を行ないか
つこれらの動作に応答して出力信号を発生するよ５に構
成できる。 この装置の少なくとも第１のものは、第１バスおよび第
２バスの両者に出力信号を供給し、バスに接続された装
置に出力信号を供給するように構成できる。この具体例
は、さらに、ｊｌｌおよび第２制御部から送られる対応
する出力信号を比較するコンパレータを採用する。コン
パレータは、この信号比較に応答して一方の制御ユニッ
トの障害状態を検出する。 本発明の他の具体例では、ｊｌｌおよび８２の冗員性中
央処理装置、第１および第２の冗長性ランダムアクセス
メモリユニット、周辺装置に対する少なくとも１つの制
御ユニット（第１制御二ニツト）、および各々、上述の
ユニット間で情報を転送するように接続された少なくと
も２つのバス（第１および第２のバス）とが採用される
。ユニツシ関における各情報転送をチェツタする障害検
出手段も設けられる０障害検出手段は、いずれかのユニ
ットおよびいずれかのバスにおける障害状態を検出する
。障害検出手段に応答する論理手段も設けられる。論理
手段は、障害状態の不検出に応答して、両バス上で情報
転送を行ない、そしてそれは両中央処理ユニットに閤し
て全く同様であり、両メモリユニットに関しても全く同
様であり、また、一方の処理ユニットにおける障害の検
出に応答し、そのユニットが情報転送信号を両バスに送
給するのを阻止する。論理手段はまた、一方のメモリエ
ニツＦの障害に応答して、そのユニットが情報転送信号
を両バスに送給するのを抑止し、また一方のバスの障害
の検出に応答して、他方のバス上における情報転送信号
にのみ応答するように全エニツＦを条件づける。 論理手段が、両バス上における情報転送が両バス間で完
全同期状態で起こるようにするのも１つの特徴である。 本発明の他の具体例においては、少なくとも１つの中央
処理ユニット、少なくとも１つのメＪＥ：９ユニット、
周辺プロセッナ装置用の少なくとも２つの制御ユニット
、および各ユニットと接続され。 エニツシ関において情報を転送するバス構造体を有し、
そしてバス構造体に接続される２６１）より多くないユ
ニットが（ここに（６）は２またはそれより大きい整数
である）、バス構造体を介して情報転送を開始すること
ができること、およびこの各ユニットが選択的に転送要
求信号を有することを特徴とするデイジタルデータブロ
セツナ装置が採用される。各転送開始ユニットと接続さ
れる少なくとも６１）の選択導線、各禽、転送開始ユニ
ットの異なるものと関連する複数の調停回路も設けられ
る。 各調停回路は、選択導線と接続され、単一のタイミング
間１１におい【関連するユニットの転送要求信号に応答
して、そのエエッ）の優先ランクに応答する並列ランク
応答ディジタル信号を選択導線に供給し、またより高い
優先ランクからの選択導線上のランク応答信号の不存在
の場合には転送開始信号を発生する。他の特徴は、各調
停回路がか）より多くないディジットをもつランク応答
信号を生ずること、そして各選択導線は、ディジブ１位
置に割り当てられ、割り轟てられたディタフ１位置にし
たがって多数の電気的に隔絶された導体片が配備されて
いることである。 本発明に依れば、中央処理装置が、第１および菖２の二
重バスのいずれかを介してのメ４９装置および周辺装置
とのディジタル情報の転送を含め、ゲイジタル情報のプ
ログラム可能な処理を可能にし、かつ、少なくとも実質
的に同じｊｌｌおよび第２のプログラム可能なディジタ
ルデータ処理手段を備える。各処理手段は、情報転送信
号を受信、発生し、発生された信号を少なくとも１つの
バスに供給するよう構成される。処理手段と接続される
多重化手段が、第１および第２のバスのいずれかから送
られる情報転送信号を画処理手段に供給する。さらに、
第１処理手段から構成される装置を第２処理手段から発
生される信号と比較し、比較に応答して障害信号を発生
する手段も設けられる。 中央処理装置はまた、異なる情報転送信号列から逐次の
動作を処理するため、各処理手段を動作さセるためのタ
インング制御手段を備える。 本ｌｉ明に依れば、ランダムアクセスメモリ装置が、少
なくとも第１および第２の２重バスを有するバス構造体
を介して他の＝ンザエータに、またハ他の＝ｔｙピエー
タから転送されるディジタル情報の読堆りおよび書込み
を行ない、第１および第２０ラングムアクセスメモリ手
段を備えて＼・る。 これらのランダムアクセスメモ呼は、各★、メモリワー
ドの一部を記憶しかり全メ毫すワードを記憶するように
構成されている。マルチプレフナが、ＩＩＩおよびｊＩ
２バスのいずれか一方から受信されるワード部分を両メ
モリ手ｌＩ！に供給する。出力手段が、メモリ手段から
読み取られる各メモリワード部分を第１および第２の両
バスに供給り、ｊ−ドチェック手段が、出力手段と同一
回路にあって、無効な貌取りワード製りチェックコード
に応答して障害報知信号を発生する。 また、本発明の１つの特徴として、上記のメ篭り装置に
、各メモリ手段に供給される各ワード部分に選択された
コードを入れる第１のコード導入手段と、２つのメモリ
手段に供給される各２部分ワードに他の選択されたコー
ドを入れる第２のコード導入手段が設けられる。第２コ
ード導入手段は、好ましい具体例においては、メモリワ
ードの単一ビットの誤りがあってもコードチェック手段
がそれを検出し修正することができるように、他のブー
ドを入れる手段を備えている。 本発明のこれらおよびその他の特徴によれば。 コンピュータシステムは、障害の多くとも数りｐツタ段
階の内に、したがって十分単一動作ナイクル内に潜在的
障害情報の転送に関与する特別の場合を除き、潜在的障
害信号を１つの機能ユニット１゜ から他のエニツＦに転送することなく動作できる。 本発明は、これらおよびその他の特徴を、後述のよ５に
、膜り発生性の障害を中心処Ｍ：Ｌニット、メモリユニ
ットまたは個々の周辺制御ユニットの機能的な段階で検
出するととｋより達成するものである。確実性を増すた
めに好ましいと思われるから、障害の検出は、各ユニッ
ト内において、そのユニットと他のユニットおよび／ま
たは装置との接続点に近い点で実施される。さらに、誤
り発生性の障害の検出が、各タイミング段階Ｅ談りチェ
ック動作を惹起するように時間的に容易に分配できる。 本発明の性質およびｌＩ的の十分な理解のためＫ。 以下添付−画を参厘して例示の実施ＨＫついて−ｇＫｍ
！ＩＩする。 プ讐セツナｅモジュール 本実＠によるプ四セフナ・モジエールＩ　Ｉ　１！　％
第ｉｌｌに示すように、中央処理装置（ＣＰＵ）１２、
主記憶装置１６、および馬道人聞力装置に対する■御装
置を有し、これら制御装置はディスク制御装置２０　ｓ
逓信１１１１１１ｆｚ＋およびテープ制御装置２１等で
ある。単一の共遷パス構造体３Ｇがこれら装置な顧互接
続し、それら陶のあらゆる管種の転送および他の儒号選
儒を可能にしている。パス１Ｉｌ１体３０は、また、主
電源３ｆｔからモジュールの各装置に動作電力なｍ倶し
、かつ主タロツタ３＄からのシステム・タイミング信号
を提供する。 ｌＩ示のモジエール１ｏはディスク・メモ９５２、逓信
装置をつなぐための逓信パネル５Ｇ、およびテープ駆動
−＠５４とＩａ貌することができ、完全な単一プーセフ
ナ・コンビ為−タシステムヲ廖虞することができる。し
かしながら、例示のモジュ−ル１０はさらに、リン中ン
グ拳バスＩＩｍ体４Ｇを遷して他の同様のプレ七フサモ
ジュールＫ１１ｍ１するためのリンク制御装置３２を有
する。この態Ｓにおいてモジュール１・はマルチプ費セ
ッサーコンピュータシステムの−１を形成ｔｉ。 パス構造体３０はＡパスおよびＢバスと呼ばれる２つの
同一のパス４２および４４を禽み１かつＸパス４６を有
する。−ｍｌ！に１ＡバスおよびＢパスの信号はモジュ
ールｌＯの装置間の情報の＠道を奥行する０従って１こ
れらパスは機能、アドレス、およびデータ信号を搬送す
る。−１１１に、Ｘパスはモジュール中の１つ以上の装
置に作用する信号、例えば主電力信号、タイミング信号
、状態信号、障害応答信号等を搬送する。 Ｈ１’ｌｉをさらに参履すると、本Ｊｌ嘴によるモジュ
ール１００各嶺簡的装置はバッタアップχ長バートナー
装置を有し得る。従って、例示のモジュールは第２の中
央処理装置１４、嬉２の記憶装置１８、第２のディスク
制御装置２２、嬉２の通信制御装置２６、および第２の
リンク制御装置３４を有する。第２のテープ制御装置を
設けてもよいが、このモジュールは＄１１２のテープ制
御装置を有さない。第２のテープ制御装置を設けること
によって完全な冗長性を与えることはコンピュータシス
テ＾においてコス）閾で有効ではない。その上１ｇｉ＊
のシステムに１１２のテープ制御装置がないことは本発
明によるコンピュータシステムが４１に対して興なる度
合の公差を提供できるということを例示するものである
。かくして、ＪＩＩ２のテープ制御装置は使用者の要求
がこれを所望する場合には設けることができるだけでな
く、逆Ｋ１１１ｍ１のシステムは例示の１１２の装置の
任意の１つ盲たはそれ以上を取り除いても実現できる。 各装置１２ないし２ｇ、３２および３４はすべてパス１
１１３１体３Ｇの３つのパスＥｌｌ続されている。 これは番装置がＡパスおよびＢバスのいずれかまたは両
方で、およびＸパスで信号を転送できるようにする。 モジ４−ルの動作 モジュール１・の基本動作は一障書のない場合にハード
ナー同志の中央処理装置１２および１４が互いにロック
−ステップ同期状態で動作することである。それ故、両
装置はＡバスおよびＢパスを全く同じに駆動し鴬またこ
れら２つのパスによって全く同じに駆動される。同じこ
とがパートナ−１ｉｅ志の記憶装置１６および１８に対
しても、またパートナ−同志の遍＊＊＊装置２４および
２６に９＃シてもいえる。なお、両逓信制御装置２４お
よび２６は１つまたはそれ以上の逓信パネル５０にＩｌ
！続された通信パス４８を共同して駆動し、またこの逓
信パス４８によって駆動される。遷儒パネル５０はキー
ボード、陰極纏管端求、プリンタおよび変復調装置のよ
うな通常の通信装置に接続されている〇 これに対し、ディスク制御装置２ｏおよび２２は亙いに
完全な同期状態では鋤１作しない。何故ならば、これら
制御装置２Ｇ、２２が作用するディスク・メモ９５２．
５２は互いに非同期状態で動作するからである。障害の
ない動作中、各ディスク制御装置２０および２２−は１
つのパス４２．４４から受信したデータをそれに接続さ
れた１つのメモリ５２に書き込む。従って、それぞれが
異なるディスク制御装置に接続された２つのディスク・
メ毫９＆！同一のデータを含む。読取り動作中、モジエ
ールは■御装置２０Ｓ２２のどちらが使用されるかｋよ
ってこれら２つのメモリｓ２の一方から記憶されたデー
タを諌取り、そして代表的には最短アタ七ス時間を意味
する最少の時間で読取り動作を行なうことができる。さ
らに、２つのリンク制御装置３２および３４は代表ｆＩ
ＩＩＩｃは互いに瞭立に作動される。 １１１１１のプ讐セッ葉・モジュールの装置１２ないし
２８．３２および３４は各曽曙の転送中、障害状態をチ
ェックする。障害（７オルト）が検出された場合には、
その装置はただちに情報をパス＊＊体３０に駆動するこ
とを不能にされる。これは任意の装置間に障害のある可
能性の情報を転送しないようにコンビエータシステムを
保護するものである。しかしながら、障害の起きた装置
のパートナ−は動作し続ける。かくして、このモジュ−
ルは障害状態を検出することができ１かつ使用者に明ら
かな何等の中断なしに動作を続けることができる。プロ
セッサ・モジュール１０はこの７オルト・トレツント動
作を、オペレーティングゆシステム１１たは他のソ７）
ウェア・プシダフ五によってではなくてシステムの構造
、すなわちハード中エアによって行なうＯ ＩＩ示のコンビエータシステムにおける肩這置御装置２
０Ｓ２２．２４．２ｔｓ％　２１３２．３４は普報をパ
ス＊＊体３・に駆動する曽に障害をチェック會る動作シ
ーケンスで管騙を他の装置に転送する。障害がある場合
には、障害のある装置は曽頓駆動段階を実行することを
禁止され、ラインから切断された状態となる。しかしな
がら、動作はＩＩＩＩｉ！シ、パートナ−の装置だけが
普報をバス構造体に駆動する。 しかしながら、中央処理装置からのおよび記憶装置から
の管軸の転送が障害チェックのために釘等遷延すること
なしに進行することが時ｌＩ釣により効率的である。従
って、例示の中央処理装置１２および１４、ならびに例
示の記憶装置１６および１８は管軸が障害チェックのた
めの遅延なしにバス構造体に駆動されるシーケンスで動
作する。その代りに障害のチェツタが同時に遂行される
。誤りを生じる障害の場合には、次のりｐツク段階中そ
の装置はバス構造体に、前のタ讐ツク段階申にこのバス
構造体に与えられた管軸の項目を無視するようにモジュ
ールのすべての装置に命令する信号を駆動する。その後
モジュールは良好なパー）ナーの装置のみ、すなわち障
害の検出されていない装置のみを使用して普報を駆動す
るタレツク段゛階を繰返す。この繰返し動作は、さもな
くばこの引続くクロツタ段階中にバス構造体にデータを
駆動したであろう引続く転送サイクルなアポ−）させる
（すてさせる）。この引続く転送サイクルはその全体を
繰返さなければならない。 か（して、第１ＩＩのプνセ７ｔやモジュール１０は、
任意の周辺制御装置からのデータ転送が障害のチェツタ
段階を行なうためＥｌりｐツク段階の閤遷鴬され、一方
ＣＰＵまたは記憶装置からの転送はそのような遅鴬なし
に進行し１障書検出の場合にはキャンセルされるという
態様で動作する〇上記事例のいずれかにおいて、障害状
態が検出された普報転送の完了後、障害の可能性のある
装置は管軸をＡバスまたはＢパスに駆動することを―た
れた状態にあり、そのパートナ−の装置が動作を纏統す
る。 モジュールの構成 嬉１図はパートナ−の装置１４と同一のＣＰＵ１２が２
つのプロセッサ部分１２ｍおよび１２翫これら２つのプ
ロセッサ部分とＩＩ！続され、かつ事実上の記憶動作を
行なうＭＡＰ１２ｃ％■御部分１２ｄお上部処理装置と
バス４２．４４および４６岡に信号を転送するトテンシ
ーバ１２ｅを有することを示している。２つのプ四七）
ｔＳ分１２亀および１２ｂは装置１２内の障害検出のＩ
Ｉ／ｌＩのためＥｌｌけられている。それらは本質的に
金く同じに、亙いに完全に同層して動作する。コンパレ
ータ１２ｆが２つのプ田セフ量Ｓ分からの信号聞方を比
較し％２つの部分からの対応する信号が複連する場合に
障害信号を発生する。この障害信号に応答して、制御部
分は、他の動作の間に、Ｘバス４６がモジュール１０の
すべての装置に伝送する談り信号を発生する。その後制
御１分はこの装置がさらにその上の信号をバス＊＊体３
（ｌ駆動することをアｌ−シする。 障害の装置が他の装置に送る誤り信号は、例示のモジュ
ールにおいては、Ａバス課り信号およびＢパス誤り信号
と呼ばれる一財の信号である０モジユール１０における
任意の例示の装置が、ある誤りを生じる障害を検出した
ときに、Ｘパスにこの対の信号を発生する。任意の障害
装置がまた、モジュールのＣＰＵに、興なる装置を質問
して障害のある装置の位置を決定させる割込み信号を発
生する。 ＣＰＵ１２は主電源３６の２つの同一の内部電源３ｆｉ
ａおよび３６ｂの一方から電力を受信する。 パートナ−のＣＰＵ１４は他方の内１電源から電力を受
信する。それ故、一方の内部電源の故障は２つのＣ’Ｐ
Ｕ１２および１４の一方のみを不能にし１他方のＣＰＵ
１ｃ害を与えない０ＣＰＵＩ　２の制御部分１２ｄはＣ
ＰＵＩ　２に対する電源電圧を発生する電力段を有する
。この電力段は主電源３６からのパス電源電圧を監視し
、かつ電源が発生する他の電圧を監視し、電力障害信号
を発生するように働く。前記したように、ＣＰＵ１２の
ハードウェアは装置内で発生した任意の障害状態に応答
して１他の動作のｌ［に、トランシーバ１２ｅの駆動装
置が誤りの可能性のある情報なＣＰＵＩ　２かもパス構
造体に送ることを不能にする。 さらに＃！１ｍを参照すると１パートナ−の記憶装置１
８と同一の主記憶装置１６は２つのランダム・アクセス
・メモリ（ＲＡＭ）ｔｌＡ分１６ａ＊よび１６ｂに分割
されたｉｌＡＭを有する。）ランシーバ１６ｃ＃ｉＡバ
ス４２およびＸバス４６と接続されており、同一のトラ
ンシーバ１藝ｄはＢバス４４およびＸパス４６に接続さ
れている。記憶装置のマルチプレツクス、ｇｃｃおよび
比＠回路のフォーマツ）部分１６ｅは各メモリ書込み動
作の関ムパスまたはＢバスのいずれかをＲＡＭ９分１６
１および１！ｂＫ輪合する。しかしながら、読取り動作
はｗＬＡＭＩＩＩ分から読取ったデータを両方のパス４
２および４４に駆動する。 記憶装置部分１６ｅの誤りチェックおよび補正（ＥＣ’
Ｃ）ｉｌｆはＲＡＭ１１分１６龜および１・ｂに書込ま
れる各ワードに誤りチェックコードを与え、各メモ９Ｉ
！取り動作中そのコードをチェフタする１゜部分１４ｅ
のＥＣＣａｌｃ分において検出された誤りの微候によっ
て記憶装置はモジュール１・のすべての装置に送られる
障害信号を発生する。 評しくいうと、障害のある記憶装置は両パス誤り信号を
発生する。その記憶装置ＫＷｋ定された状態に依存して
、その記憶装置はデータを補正してそれをＡパスおよび
Ｂパスに再伝送するか、あるいはツインから切り離され
る。存在する場合には、パートナ−の記憶装置がパス誤
り信号に応答し、適正なデータを再送信する。 装置内の障害を検査することＫ１１ｌえて、記憶装置１
・はそジエール１・のムおよびＢバスの障害検出を行な
う。この目的のため、７オーマツ）部分１６ｅの比較回
路部分は記憶装置１６がＡパス４２から受信するすべて
の信号とＢパス４４から受信するすべての信号とを比較
する。モジュール１Ｇ、および特にパス４２および４４
が障害なしに動作しているときに、ＡバスおよびＢパス
は同一の８１１１された信号を搬送する。これら信号が
相違する場合には、部分１６ｅの比較ａｍ躯部分障害に
気が付き得る。７オ一マツシ部分１６・はまた、受信し
た信号のコードを検査し、コーディング誤りを有するパ
スを鵬舅する膜り信号を発生するＯＸ゛パス４６はこの
パス誤り信号をモジエール１０のすべての装置ｗｃｉＩ
Ｉｋす、各装置がそのパスの信号を無視することを命令
する。 パートナ−のディスク制御装置２２と同一のディスク制
御装置２０はパス・インターフェース１分２０ａ〜２つ
の同一のディスクｌ１ｌ１部分２ｏｂおよび２０　Ｃ１
ならびにディスク・インターフェース部分２０ｄを有す
る。例示のシステムにおいてはすべての制御装置ＫＮす
る本質的に標準であるパス・・インターフェースＩＩ　
分２０　ａはＡ／（ス４２またはＢパス４４からの入力
信号を！ルチプレタｆによりディスク制御部分２０ｂお
よび２０ｃＫ結合する。また、パス・インターフェース
部８２０亀は出力信号をＡパスおよびＢバスに供給する
。 しかしながら、出力信号をパスに供給する前に、パス・
インターフェース部分２０＆は２つの制御部分２０ｂお
よび２０ｃからの出力信号を比較し、不当比較の場合に
はインターフェース部分の出力駆動装置を不能にし、誤
りの可能性のある信号がバス構造体３ＧＫ供給されるこ
とを肪止する。ディスタ制御装置２０は一方の内部電源
３６ａから動作電力を受信し、パートナ−の装置２２は
他方の内部電源３６ｂから動作電力を受信する。 例示された各ディスク制御部分２Ｑｂおよび２０Ｃは読
取り動作および書込み動作、ならびにディスク９メモ９
５２を動作さ曽るための馬連する制御動作を提供するプ
田グツ＾・マイタ田グ費セフサを有する。装置２０内の
チェック動作を容易にするために２つの部分が設けられ
ている。ディスク・インターフェース部分２０ｄは装置
からり制御および書込みデータ信号をディスク・メモリ
に供給し、ディスク・メモリからの状態および読取りデ
ータ信号な■御部分に供給する０デイスク・インターフ
ェース部分２０ｄは誤りを生じる障害に対する種々の信
号をパリティおよび比較波１１により検査する０ ＊　１　ｗｔ’＊けて参履して、同一のパー）ナーの装
置２６と同様の逓信−御装置２４はディスク制御装置２
０の少なくともインターフェース１分２０ａと大部分子
Ｉｃおいて同一のパス・インターフェース部分２４ａを
有する。逓信制御装置２４はまた、２つの逓信制御部分
２４ｂ、および２４ｃと、１つの通信インターフェース
部分２４ｄを有する。また１装置２４をパートナ−の装
置２６と正確な間開状態にする田フクーステップ回路２
４・がある。 バス・インターフェース部分２４ａは本質的にディスク
甑御装置のバス・インターフェースＩＩ　５＋２０龜と
阿じに機能する。例示のモジュールにおいては、迩儒−
御部Ｉｋ２４ｂは駆動部分として働き１逓儒パネル５０
に制御、アドレス、データおよび状態機能を与え、他方
の部分はチェック部分として働き、鋲りをチェックする
目的のためにこれら動作を複写する。通信インターフェ
ース部分２４ｂはディスク制御装置２０のディスク・イ
ンターフェース部分２０（１に関して記載した機能Ｅｌ
ｆ値する誤りチェツタ機能を提供する。 同様に、パー）ナーの装置３４と同一のリンク制御装置
３２は２つの冗長ツンダ制御部分３２ｂおよび３２Ｃに
接続されたバス・インターフェース部分３２＆と、２つ
の制御部分とツンキンダパス構造体４０の導体セラ）４
０ａとのｌＩに接続されたリンク・インターフェース部
分３２ｄとを有する。パー）ナーの装置３４は他方の導
体セット４０ｂと接続されている。 単一のテープ制御装置２８は基本的には他の制御装置と
岡じに構成されてお、９、バス・インターフェース部分
２８＆がバス構造体３００３つの全部のバス４２．４４
および４・と接続され、そして２つのテープ制御部ｆ！
ｌｌｂおよび２８Ｃ１ならびにテープ駆動機＠５４とＩ
！絖されたテープ・インターフェース部分２８ｄを有す
る。 ２ｉ五１１ｉ五１真 １ｍ１１１１のプロセッサ・モジュールのすべての装置
を相互接続するバスＩＩ造体３０は、これら装置が接続
されたコネクタ・アレイを有する背面を遷じてこれら装
置に接続されている。コネクタ・アレイはバス導体が配
線されているパネルに取付けられている。従って１この
背面はＡパス４２およびＢバス４４の複式化された導体
およびＸバス４６の複式化されてない導体で配線されて
いる。 第１図の例示のモジュールは３つのバスまたは背面モー
ド、すなわち追従ＡバスおよびＢパス、追従Ａバス、お
よび追従Ｂパス、０１つで動作する。３つ全部のモード
において１ムバスおよびＢパスは關フターステップ同期
状態で同一の信号により駆動されるが、しかしデータを
受信するように作動される装置は追従Ａパスモードおよ
び追従Ｂバスモードにおいて他方のバスを無視する。す
べてのモードにおいて、パリティが絶えず発生されそし
てチェックされ、任意の装置が、どのバスが障害を有し
ている可能性があるかに依存して〜パスＡ誤り信号およ
び、あるいはバスＢ誤り信号を発生することによりいず
れのバスが障害の可能性があるかを報知できる。モジュ
ールのすべての装置がこのような単一のバス誤り信号に
応答し、他方のバスにのみ追従するように切換えるｏｃ
ＰＵはモード命令を歓送することによってすべての装置
に同時に動作モードを切換えるように命令することがで
きる。 Ｘパス４６を通じてすべての装置に主クロツク信号を供
給する主クロツタ３８（モジュールクロック）は１つの
装置から他の装置への情報の転送のために主タイミング
を提供する。モジュールの異なる装置において適正に位
相調整されたタイミングシーケンスをつくるのを容易に
するために、主クロック３８はｊ１！２図に波形５６ａ
および５６ｂで示すように、りｐツタおよび同期の両タ
イミング信号を発生する。例示のモジュールは１６ＭＨ
ｚりｐツク信号および８１ＩｉｌＨ２同期信号で動作し
、同期信号の１２５ナノ秒ＩＲｆａごとに新しい転送サ
イタルを躍蛤させることができる。 各データ転送サイクルは少なくとも４つのそのようなタ
イミング段階を有し、例示のシステムは背爾のパス構造
体で４つのサイクルをパイプフィン処理することができ
る。すなわち為このシステムは１つのサイクルの最後の
段階、第２のサイクルの第３の段階、第３のサイクルの
８２０＊＊、および菖４のサイクルの第１の段階を同時
に実行することができる。これら段１１はそれらが１ナ
イクルにおいて生じる順序で、調停段階、定義段階、応
答段階、およびデータ転送段階と呼ばれる。１サイクル
は誤りの場合Ｋ１１ｌＫ５およびＪｉｉ＆のメストーデ
ータ段階を含むように延長できる。動作サイクルのこれ
らタイミング段階は各段階中にパス構造体に生じ得る信
号について記載した後でさらに説明する。 １１１図の例示のプルセッサ・モジュー差は上記した各
タイミング段ｌＩｌに関連してパス構造体３０に次の信
号を発生できる。複写されると注記した信号はＡパスお
よびＢパスの両方に発生され、他の信号はＸパスにのみ
発生される。 真停止！！階信号（Ｉ［写される） パスナイクル・ツタニスシーバスサイクルを躍始する準
備のできた任意の装置がこの信号を発生できる。調停段
階においてパスＴり竜スを得ることに成功した装置は次
の段階中すイタルを＊ｍする。ＣＰＵは調停に賞して最
低の優先度を有し為そして調停段階でアクセスを獲得し
たいかなる周辺制御装置に層してもこの信号の発生に続
く次のタイミング段階を解重する。 調停ネットワーク−この−組の信号はモジュールの員な
る装置の調停閾路を槓亙接続し、ナーピスを要求してい
る、すなわちパＸ−ナイクル・リクエスト信号を発生し
ている最高の優先度をもつ装置を決定するように働く。 この選択された装置はそのサイクルに対するパスマスタ
ーと呼ばれる。 定義段階信号（複写される） ナイクル定義−関停段＃においてパスマスターと呼ばれ
た装置はサイクルを定義するために、例えば読取り、書
込み、Ｉｌｏ、−込みアクノレツジと定義するためにこ
の一組の信号を発生する〇アドレスーパスマスター装置
はサイクルのメモリまたはＩ１０ロケーションを膿別す
るアドレス信号を発生する。 アドレス・パリティ−パスマスター装置は亥た）アドレ
スおよびナイクル定義信号の偶微パヲティを農供するた
めに信号を発生する〇 高速ビジィーアドレスされたスレーブ装置はこの選択信
号を発生することができ、ＣＰＵはこの信号に応答する
。この信号は次の応答段霞申ビジィ信号を伴なう。 応答段階信号 ビジィ−モジュールの任意の装置がこの信号を発生でき
る。この装置はどのサイクルが応答段階に−あってもそ
のサイクルなアポーシする◎☆エイトーこの信号はサイ
クルを延長するためにｍ生され、そのすイタルの応答段
階を繰返す効果および次のサイクルをアプートさ電る効
果を有する。この信号は通常、パスマスター装置がアド
レスした装置、すなわちデータ転送を行なう準備をして
いないスレーブ装置によって発生される。 −タ　　　　信号　複写される） データー代表的には１６ｇのデータ信号が書込みサイク
ル中バスマスター装置によって、ｔたは読取りサイクル
中スレーブ装置によって発生される。 上部データ有効（ＵＤＶ）−この信号はデータワードの
上部バイトが有効である場合に発生されるＧ 下部データ有効（ＬＤＶ）−この信号はデータワードの
下部バイトが有効である場合に発生されるＯ −データ・パリティ−この信号はバスＩＩ造体のデータ
、ＵＤＶおよびＬＤＶラインに偶数パツテイを提供する
。 高速ＥＣＣ誤リースレープ装置はデータに関する読取り
動作中、補正可能なメモリの誤りについてパスマスター
に報知するためにこの信号を発生する。この信号はｌス
ト−データ段ＷＩにおいて両バス談り信号を伴なう。デ
ィスク制御装蓋のような低速マスター装置はこの信号を
無視し嘱後続のバス誤り信号にのみ応答することができ
る。 雑多な複写される信号 バスＰＩリクエストーサービスを要求する装置が適当な
レベルの割込み優先度でこれら信号のうちの１つを発生
する。 雑多な複写されない信号 バｘＡｌ！ＩリーＡバスに誤りを検出する装置が次のタ
イミング段階中この信号を発生する。 バスＢ誤り−Ｂババス誤りを検出する装置が次のタイミ
ング段階中この信号を発生する。 バスクロックおよびバス同期−モジュールの主クロツタ
３８は３つ−のマスタータイミング信号を発生する。 保守りクエストー低優先度保守サービスを要求する装置
がこの信号を発生する。通常、その装置１ の指示ライトをオンにすることを伴なう。 スレッド数−これら信号はバス構造体に供給されないが
１しかし事実上、プロセッサ・モジュールの各装置に割
当てられた数および調停優先度を識別するためＫｆｌｉ
コネタタＩＩＣｇ＆生される。 パートナ−通信−これら信号はパートナ−装置間でのみ
使用される〇 内部電力−これらはパス構造体が内部電源３６龜および
３６ｂからモジエール１０の興なる装置１１ＩＰＩｌ送
する電力ツイン（夏りティンを含む）である。 サイクル段階 調停段階中、バスマスターであり得るかつバスサイタル
な一始する準備が完了しているａｉｍのプ璽七ツナ・モ
ジュール１０の任意の装置がパス構造体の使用のために
調停する・この装置はバスサイクル・リクエスト信号を
発生し一、＃ｌ＃ＫＩＩ記する調停ネットワークを介し
て同じくパスサイクル−ツタニス）信号を発生している
より高い優先度の装置をチェックすることによって１こ
れを行なう。１１１閣の例示のモジュールにおいて、調
停ネットワークは懺置スロフ）敵で動作し＼優先度はス
田フ）位置に従って割当てられる。調停段階中パス構造
体へのアクセスを得ることに成功した装置１または青の
パートナ−同志のａ置はバスマスターと呼ばれ、次のり
靭ツク段階中転送ナイタルを■鍮する。 例示のモジュールにおけるＣＰＵ１１１４は最低の優先
度を有し、バスｌｌ１ｉＥ体の調停ラインに鋳Ｉｌ！さ
れていない。従って、ＣＰＵはｍ停ＲＩＩＩに続くサイ
クル、すなわちパスサイクル・リクエスト信号が発生さ
れたタイ之ング段階をｌＩ繭しない〇その代りにＣＰＵ
はパスマスターに対して、すなわち、成功した周辺装置
に対してパス構造体を解腋する°。なお、例示のモジュ
ールにおいては、各記憶装置１６，１８は決してマスタ
ーではなく、調停をしない。 サイクルの定一段階中、そのサイクルのパスマスターで
あると決定された装置は一組のサイタル定義または機能
信号を発生することＫよってサイクルの形式を定義する
。パスマスターはまた、アドレス信号を発生し１そして
アドレス・バ９？イフインにアドレスおよび機能信号に
財する偶数パリティを与える。プロセッサ・モジュール
のすぺての装置は、それらの内部動作状態に関係なく１
當に機能およびアドレス信号を搬送するバス導体の信号
を受信する。ただし、周辺制御装置はバラティ信号を受
信することなしに動作可能である。 定義されているサイクルは、バス・ウェイト信号がこの
ときに発生されると、アポートされる。 応答段階中、ビジィであるモジエールの任意のアドレス
された装置がビジィ信号を発生してサイタルをアが一シ
することができる。例えば、記憶装置が１ビジイのとき
ｋＳまたはりフレフシエサイタル中にアドレスされた場
合には、バスビジィ信号を発生できる。応答段階中に発
生されたバス誤り信号は１誤りがサイクルの定義ＭＩＮ
Ｉ中に与えられたアドレスについてである可能性がある
ので、サイクルをアｌ−シさせる。 なお１低連装置は１つまたはそれ以上の余分のタイミン
グ期間の聞応答段階を鴬畏するためにバス・ウェイト信
号を発生できる。バス・ウェイ）信号は定一段階にある
任意のサイクルをアポートさせる。 読象りおよび書込みの両ナイタルのデータ転送段階中１
データはＡバスおよびＢパスの両方で転送される。これ
はモジュールがパス構造体で１データラインの使用のた
めに再調停をすることなしに１かつ原始（ソース）装置
または目的の装置に関するデータにタグを付ける必要な
しに１読取りサイクルおよび書込みサイクルの温合をパ
イプツイン処理することを可能にする。 完全なワードの転送はＵＤＶおよびＬＤＶ（上部および
下部データ有効）の両信号の発生をともなう。半分のワ
ードまたはバイトの転送はこれら有効信号の一方のみの
発生をともなう転送と定義される。書込みの転送はサイ
クルの初期に郭いてパスマスターによって単にいずれの
有効信号も発生しないことによってアボートできる。読
取られているスレーブ装置はデータについての有効信号
を発生しなければならない。こ、れらｆ着信号はパスデ
ータ・パラティを計算するＩｉＫ含まれている。 データ転送段階中検出された談りは誤りを検出する装置
に、ｊＩｌのｌスト−データ段階である次のタイミング
段階においてパス誤り信号の一方または両方を発生させ
る。１１１図の例示のモジュールにおいては、周辺制御
装置はデータを使用する前に誤りが起るか否かを検知す
るために待機する。 しかしながら、モジュールのＣＰＵおよび主記憶装置は
データを受信するや否やこのデータを使用し、誤りの場
合には、事実上バックアップし、正しいデータを待つ。 ｌスト−データ段階中のパス誤り信号の発生により転送
８２１１が転送サイクルの次の＃Ｉ＠段階中繰返される
。これは、存在する場合には、さもなくばこの第２のぎ
ス）−データ、すなわちＪＩ６の段階中バス構造体でデ
ータを伝送したであろうサイクルをアざ一トさせる。 例示のモジュールの動作の正電な背面モーＦはすべての
装置が追従前パスモードにあるときであり、この場合Ｋ
ＬｔＡおよびＢの両パスは誤りがないと考えられる。Ａ
バスの誤りに応答して、例えば、すべての装置は同期し
て追従Ｂモードに切換わる。例示のプロセッサ・モジュ
ール１０はＣＰＵにおいて実行するスーパバイザ・ソフ
トウェアによって動作の追従前モードに戻る。 動作の追従Ｂおよび追従Ａの両モーｙにおいて、ムバス
およびＢパスは両方ともモジュールの装置によって駆動
され、そしてすべての装置は依然として完全な誤りのチ
ェックを実行する０追従両モードにおける動作との唯一
の相違は装置がデータの繰返しを要求することなしに、
またいかなるサイクルもアポートすることなしに、追従
されていない一方のパスの他の腰りを単に記鎌すること
である０しかしながら、追従されたパスのパス誤り信号
は上記のように処理され、すべての装置を他方にパスに
追従するように切換える。 上記したように１第１図の電源３６は２つの内部電源３
６ｍおよび３６ｂからモジュールのすべての装置に動作
電力を提供する。例示のモジュールにおいては、一方の
内部電源がすべての偶数スレ７ト位置にのみ電力を提供
し、他方の内部電源がすべての奇数のスｐット位置にの
み電力を提供する。かくして、本発明による完全に冗長
のシステムにおいては、一方の内部電源３６ａまたはあ
りｆ）故障はシステムの半分の動作を停止させるだけで
あり、他の半分は動作状態のままである。 パイプライン処理段階 ＪＩ２ｗｉは１１１図のモジュール１Ｇのパス１１１１
体で４つのバイグツイン処理される多段階転送サイｌｋ
Ｋついての上述の動作を例示するものである。 波形５６ａおよび５６ｂ！１１Ｗｉ画の］［部に表示さ
れているように工ないし２１と番号の付けられた２１の
引続くタイミング段１１に対してＪＩｌｌｌｌＮのタレ
ツタ３ｓがＸ％ス４６に供給するマスター・クロックお
よび！スターｒｊｊｌＩＩＩ信号を示す。波形５８ａで
表わされたパス構造体の調停信号は各タイ虚ンダ段階の
スタート鴎に変化し、２１の例示の段階のそれぞれにお
いてサイタル番号表示＃１、＄２、：＃３、−・＃２１
で注記されている新しいサイクルに財する調停を開始さ
せる。ＪＩ２１ｉはまた、サイクル定義信号を波形５８
ｂで表わしている。各サイクルに対するサイクル定義信
号は波形５８ｂのサイクル番号で注記されているように
１そのサイクルに財する調停信号よりもｌクロフタＲｆ
ｌｌｉｊｌれて生じる。また、図画にはビジィ、ウェイ
ト１データ、Ａバス誤り、およびＢバス誤りの各信号が
示されている０図面の最下列は、システムが動作してい
る背面モードを示し、かつ員なるモード寓の転移を示し
ている。 さらｆＩｃｌＩｉ２図を参照すると、タイ之ング段諧臀
号１中蔦モジュール１０はサイクル調停信号するサイク
ル調停信号を発生する。モジュールは指示されているよ
うに追従前モードで動作している・段Ｉｌｌｌテリタル
調停中決定されたパス・マスター装置は〜サイクル定義
信号波］１！！５８　ｍ）に表示＃１で指示されている
ように、タイミング段１１２中にそのサイクルが実行さ
れるようにそのサイクルを定義する０また、タイミング
段階２において１嬉２のサイクル＃２に対する調停が実
行される。 タイ主ング段１１３中、サイクル＃ｌに関してパス構造
体に何の応答信号もない。これはこのサイ１１１ クルがタイミング段１１４中に生じる、かつデータ波形
５８　ｅに表示＃１で指示されているデータ転送を続け
る準備が完了していることを示す。また、タイミング段
ｌＩ３中、サイクル＃２に対するサイクル定義が実行さ
れ、他のサイクル＃３に対する調停が実行される。 タイミング段１１４において、サイクル＃１に対するデ
ータが転送され１ｆイタル＃３に対する定義が実行され
る。また、このタイミング段階中）浚廖５Ｊｌｆで示す
ようにパスＡ誤りが発生される。 この誤り信号はサイクル：＃２をアポートし、モジュー
ルのすべての装置を追従Ｂモードに切換える〇タイミン
グ段階４のパスＡ誤り信号は前のタイミング段１１３に
おいて毫ジュールのりな（とも１つの装置がムパス４２
かもの信号に岡する誤りを１［したということを示す。 この１１４りはタイ之ンダ段＠３中に波形ｓ８・にデー
タがないことによって指示されているように、データが
バス−遊体に存在しなかったときに生じており、従って
データ転送を繰返す必要はない。 タイミング段１ｍ１５中、モジュールは追従Ｂモードで
動作しており、嬉５のサイクルが調停され、サイクル：
＃４Ｋｊｌする一部が定義され、そしてサイクル＃３Ｋ
ｊｌｌする応答信号はパス構造体に存在しない。従って
、このサイクルは、ＩＩＩ２１ｍＫ示すように、タイミ
ング段１１＠４ｔＫデータを転送するように進むｏｆた
、タイミング段階６ｗｃおいて、波形ＳＳａに示されて
いるように、パス・ウェイト信号が発生される０これは
サイタル＃４Ｅ岡連している。その効果はそのサイタル
を次のタイ梁ンダ段階の終りまで延長し、かつサイクル
ｌ＃５をアポートすることである。 新しいサイクル＃７がタイミング段１１１において調停
され、定−動作がサイクル＄＠ＩＣｊｌｌて始まる。タ
イミング段階魯において１ナイタル＃＃４に対するデー
タは転送のためにパス構造体に供給される。 また、タイミング段階８においてビジィ信号が発生され
る０この信号はサイクル＃６に対する応答の一部であり
、そのサイクルをアポ−）する０タイミング段１１Ｇに
おける調停および定義動作は同じパターンに従うが、し
かし別のパスム談り信号が発生される。モジュールはす
でに追従Ｂ％−ドで動作しており１従ってこの信号に財
する応答は単に誤りを記鍮することである。 タイミング段階１０で発生され１かつタイミング段階１
１１１ｍ続くパス・ウェイト信号はサイクル＃＄を２つ
の次のタイミング段階の終りまで延長し、その結果その
すイタルに対するデータは、指示されているように、タ
イミングＲ９１３中に転送される。これら段階中に発生
されたパス・ウェイ）信号はまた、図示するように、？
（クルー音および４１・をアボートする。ウェイト信号
によるすイタ＃＃８の延長のために段階ｔＯｓｌｌまた
は１２中ＫＪＩ生されたビジィ信号がサイクル＃８をア
ポーシするであろう。サイタル＄７に対するデータ転送
はタイミング［１１１Ｇ中のウェイトおよびビジィ導体
の信号に関係な（このタイミング段階ｌ・において生じ
るということを注記しておく。 タイミング段階１１．１２および１４中に生じる肩のパ
スム鋲り信号は記録されること以外にモジエールに何等
影響を与えない。何故ならば、そジュールはすでに追従
Ｂモードで動作しているからである。 １４　ｔ　ンタ段１１１４中に発生されたウェイ）１号
はサイクル＃１３をアポートさせる。會た１この信号は
サイクル＃１２を延長する。しかしながら、このサイク
ル＃１２はタイミング段階１４中に発生されたビジィ信
号によってアポートされる〇しかし−これは通常のシー
ケンスではない。 サイクル＃１１に対するデータはタイミング段階１４中
、正常なシーケンス・で転送される。なお〜サイクル＃
１４に対するデータの転送はタイ之ンダ段階１７で生じ
る。 タイミング段ＩＩＩ　９において、タイミングＲＷ１１
８のサイクル＃１５に層するデータ転送の直後に、パス
Ｂ［り信号が発生される。この誤り信号は応ＩＦ＃ＩＩ
ＩＫあるサイクル＃１７をアポ−）させ、サイクル＃１
５に対するデータ転送の繰返しを躍始させる。この繰返
し転送はサイクル＃２ｏ中に生じる。さらに、この誤り
信号はモジ眞−ルを追従Ａモードに切換える。 ＃１１［のプシセツｔψモジュール１Ｇの各装置におけ
る制御論理は、ＪＩＩ２ＩＩに例示された上述のパス・
プ田トコールを実行するための動作清算）を各装置に行
なわ曽る。各周辺制御装置における制御論理がこのよう
にして行なわせるプ讐トコールは、各装置が最初にオン
になったときにＡパス４２およびＢパス４４の両方の信
号を受信し、これら２組の信号をそれらが同一であるか
のように部層するように、各装置を条件付けることを含
む。 複式化パスのうちの１つから受信した信号を処理する各
例示のＣＰＵおよび記憶装置は初めにムパス４２の信号
を受信するが、Ｂパス４４の信ｌが同一であるかのよう
に動作する。その上、すべての装置の制御論理はＡ詔よ
びＢパスの両方にロッターステップＮＩｍ状態で全く同
じように信号を伝送するようＫＩＮめに各装置を条件付
ける。 各例示の周辺ｌｌ１ｌｌＩ装置の制御論理はＸパス４６
で伝送されたムバス誤り信号およびＢパス誤り信号に応
答し、次の動作に各装置を条件付ける。ム（ｔたはＢ）
パスに対するパス誤り信号は各装置、従ってプルセッサ
・千ジュールのすべての装置に、このパス誤り信号がＸ
パスに最ＷＩＫ現われた時間期間に続＜ｊｌｌの時間期
間から始まって、両パスからの受信を停止させて他方の
パス、すなわち邸（またはＡ）パスてのみ受信させるよ
うに作用すル。シかしながら、各装置はＡおよびＢの両
パスに信号を送信し続ける。 周辺制御装置がム（またはＢ）パス誤り信号に応答して
Ｂ（またはＡ）パスのみから受信することに切換えた後
、その制御論理はＡ（またはＢ）パスに対する別のパス
誤り信号に応答して再び匍換えることはしない。制御論
理は本質的にこの舅の誤り信号を無視する◎しかしなが
ら１制御論理はｍ（またはＡ）パス誤り信号に応答して
Ａ（またはＢ）パスでのみ受信するように装置を切換え
、その後腐のＢ（またはム）パス誤り信号を無視する。 例示のモジュールにおいては、障害のある情報はおおむ
ねＣＰＵおよび記憶装置によってのみＡおよび、または
Ｂバスで送信される。これは例示の周辺制御装置が情報
なムおよびＢバスに伝送する前に障害をチェツタするか
らである。障害が検出されると、その制御装置は情報を
伝送せず１パートナ−の装置のみが伝送する。 さらに、各装置はアドレスおよびデータ信号をこの装置
が発生するパリティとともＫＡ＄５よびＢバスに供給す
る。例示の実施例では１記憶装置はパスパリティをチェ
ツタし、パリパリティ誤りを検出した時間期間の直後の
時間期寓申、Ｘパス４εの適当なパス誤りラインを駆動
するように作用する＠記憶装置はまた、診断７ラツダを
セットし、診断割込みを要求する◎ 後でさらに説明するように、パス構造体へのアクセスを
調停するモジュールのすべての装置Ｕバｘ調停論ｍｏｇ
まった動作をチェックし、かつそのような障害がある場
合には障害の検ｍＫ続く時間期ｌｌＫ１［！１なパス誤
りツインを駆動する論理を含む。これについては＄１１
１２Ｂ［を参照してさらＩＩＩ：説明する。各装置はま
た、診断フラッグをセットシ、診断割込みを要求する。 各装置の制御論理が提供するバスブーコールはさらに各
装置を、現在受信するように条件付けられているバスに
対するバス誤り信号に応答して次のｍｆＩＩｔ−＊供す
るように条件付ける。（これら動作は受信していないバ
スに対するパス誤り信号では生じない。上記したように
各装置は本質的にそのような誤り信号を無視するからで
ある。）バス誤り信号がＸバスに翼われる時１ＩＩＩＩ
間の寵曽の時間ＩＩＩＩＷＲ中、ｉイタル定−信号を送
信していた装置は、そのサイクルが必要とされ続ける場
金に、バスに対する調停を含むそのサイクルを再び厘鍮
する。これは誤り信号がサイクル定義信号を受信する任
意の装置にそリサイクルをアボートさせるからである。 パス誤り信号がバスに真われた時間期間の直前の時開ｉ
ｉ＊中、データ信号を送信していた装置はデータの送信
を、酋に過られたときから２時１ＩＩＩＩＩで、すなわ
ち１ｌＩ９ｆＩＩ号がバス１に翼ゎれた時縛層関に続く
時間期１１１１Ｃ，繰返す。 サイクルに対する定義信号を受信し、かつかかる信号に
よって識別された（アドレスされた）装置は次の期間中
バス誤り信号に応答してそのサイクルをアボートする。 パス誤り信号がバスに現われた期間の直前の期間中、デ
ータ信号を受信した装置はそのデータを無視し、この無
視した期間から２期間後にそのデータの再送信を受信す
る。代りの方法は装置が両バスからのデータを受信し、
ラッチし、そして良いバスからのデータのみを使用する
ことである。 装置がムおよびＢｔＸパス両方に対するメモリＥｃｃａ
りを示すバス誤り信号を同時に受信すると、この装置は
、上記したよ５に、受信している単一のバスに対するバ
ス誤り信号に応答するのと全く同様に応答する。ただし
、装置はそれが応答しているバスにいかなる変化も生じ
させない。かくして、ＥＣＣ誤りは前の時間期間にバス
にサイクル定義信号を与えていた任意のサイクルを７ボ
ートさせ、上記前の時間期間における任意のデータ転送
をＥＣＣ誤りに続く次の時間期間において繰返させる。 第２図に例示するように、ウェイト信号はこのウェイト
信号が生じたときの時間期間にバスに定。 義信号を与える任意のサイクルをアボートさせ、そして
ウェイト信号の開始前の期間においてバス忙定義信号を
与えたサイクルに対するデータ転送をウェイト信号が終
了した後第２番目の期間まで遅延させる。ビジィ信号の
発生は上記前の期間にバスに定義信号を与えたサイクル
をアポ−Ｆさせる。 本発明を実施するためにプ冒セッサ・モジュールの複数
の装置におする上述のパスブーコールおよび関連する動
作を実行するための制御論理は通常の技術を使用して行
なうことができるので、上記した以外には記載しない。 第５図を参照すると、＃！１図のプ四セッナ・モジュー
ル１０は２つの調停ネットワークを有する。 一方の調停ネットワーク２５２はＡバス４２の一組の調
停導体２５４に！続されており、他方の調停ネットワー
ク（図示せず）はＢバス４４の調停導体に接続されてい
る。これら２つのネットワークは同一である。各調停ネ
ットワークはパス構造体でサイクルを開始しようと争う
各装置に調停回路を有する。従って、各装置は一方がＡ
バス４２に接続され、他方がＢバス４４に接続された２
つの調停回路を有する。一方のバス４２または４４と調
停回路を含む各調停ネットワークはバス構造体へのアク
セスを要求するどの装置、またはパードナー同志のどの
対の装置が動作サイクルを開始する優先度を有するかの
自動的決定を行なうハードウェアである。すなわち、調
停ネットワークはある装置の動作がシステムの他の装置
とともにデータ転送を要求するときＫその装置からサイ
クル・リタエスト信号を受信し、そして各タイミング段
階においてどの要求する装置が最高の優先度を有するか
を決定する。 パス構造体へのアクセスを調停する各装置は、その装置
がバス構造体Ｋｍ絖されるスロット番号（数）に従って
相対優先度を割当てられる０例示のシステムにおいては
、スロット番号０は最低の優先度を有し、パートナ−同
志の装置は連続するスロット番号、すなわち偶数番号お
よびその次の奇数番号を割当てられる。 第３図はムバスの調停ネットワーク２５２ならびＫこの
バスの４つ１組の調停導体２５４　ａ。 ２５４　ｂ、　２５４　ｃおよび２５４ｄのシステム背
面上の１６の電気レセプタクル２５６　ａ、　２５４ｂ
。 ・・・２５６ｐＫ対する接続を例示している。各レセプ
タクル２５６は１つのスロット番号を割当てられ、例示
のレセプタクルは、従って、口から１５までの番号が付
けられている。各レセプタクル２５６は単に、４つの調
停導体２５４および１つのサイクル・リクエスト導体２
５８に対する垂直方向列の接続部として例示されている
。従って、このネットワークは４つの調停導体を有し、
そしてそれぞれが別置のレセプタクル２ＳｄＫｗ！続さ
れた２４すなわち１６までの装置を処理することができ
る。例えば５本の調停導体を有するネットワークは３２
のアクセスを要求する装置まで処理することができる。 サイクル・リクエスト導体２５８はＡバス４２１１ｃＧ
って第５図に示すようＫすべてのレセプタクルに連続し
て鷺びている。一方、調停導体２５４は２進論理に従っ
てセグメント化されており、その結果２道値２ｓを割当
てられた１本だ轢、すなわち導体２５４ｄだけが１６９
１のすべてのレセプタクルに連続して鷺びている。この
導体は禁止８（ＩＮＨＩ）と展示された信号を搬送する
。残りの導体２５４　ｅ、　２５４　ｂ、および２５４
ａはそれぞれ禁止４　（ＩＮＨ４）信号、禁止２　（Ｉ
ＮＨ２）信号および禁止１　（ＩＮＨＩ　）信号を搬送
する゛よ５に表示されている。＊停導体２５４＠は各導
体片が８つの連続する優先度順位のレセプタクル２５６
に接続されるよ５にセグメント化されている。従って、
との導体２５４＠はスロット番号口ないし７を割当てら
れたレセプタクルを一緒に接続する第１の導体片と、ス
評ット香号８ないし１５のレセプタクルを一緒に接続す
る第２の導体片とを有する。同様に、禁止２導体２５４
ｂは４つずつの連続する優先度順位のレセプタクルを一
緒に接続するようにセグメント化されており、また導体
２・５４ｍは２つずつの連続する優先度順位のレセプタ
クルを一緒に接続するようにセグメント化されている。 各場合において、各調停導体の異なる導体片間には接続
がなく、また異なる調停導体間には接続がない。 背面のバス終端装置２６０はｌＮＨ３調停導体２５４ｄ
およびサイクル・リクエスト導体２５８をそれぞれ別置
の抵抗２６２，２６２を介して正の電源電圧に接続する
。別の抵抗２６２が調停導体２５４＆、２５４ｂおよび
２５４ｅの各導体片を電源電圧に接続している。従って
、これら接続は各導体２５４片および導体２５８を選択
された正の電圧に、すなわちプルアップ状態に維持する
ように作用する。任意の与えられた導体または導体片の
電圧をその正常な正電圧状態から引き下げるＫは接地ま
たは他の抵電圧の外部信号が必要である。 第３図はさらに１本発明によるプロセッサ・モジュール
における１つの代表的な装置に対する調停回路２６４１
を示す。例示の調停回路はスロット番号６のパスレセプ
タクル２５６ＦＫ接続された装置に対するものである。 同一の回路２６４．がモジュールにおける調停装置の数
まで各地のレセプタクル２５６　ｍ、　２５６　ｂ、・
・・Ｋ接続できる。ＣＰＵおよび記憶装置は調停ネット
ワークと接続されないが、しかし例示のＣＰＵはスロッ
ト番号０および１に応答する。それ故、第１図のプロセ
ッサでは、−例として、リンク制御装置５２および３４
が次に低い調停優先度を有し、その中の回路２６４がレ
セプタクｋ　２５６　ｅおよび２５６ｄに接続される。 どの装置もレセプタクル２５６・には接続されず、テー
プ制御装置２８がレセプタク＃　２５６　ｆ　Ｋ接続さ
れる。通信制御装置２４および２６の回路２６４ならび
にディスク制御装置２０および２２の回路２６４はレセ
プタクル２５６１．２５６に、２５＋６１および２５６
１にそれぞれ接続される。 例示の調停回路２６４１は回路の接続部と電源第３図り
調停回路２６４ｊＦはより高い優先度の背面レセプタク
ル２５６に＊続された調停回路がリクエスト信号を受信
しない時間段階において７す゛ツブフルツブ２６６に同
様のリクエスト信号を受信したときに、出力ＡＮＤゲー
ト２７４から許可ムと呼ばれる断定の出力信号を発生す
る。詳しくいうと、例示の調停回路２６４Ｉが接続され
ている装置がリクエスト信号を７リツプフｐツブ２６６
に供給すると、そのセット出力端子からの結果としての
断定信号は４つのＮＡＮＤゲート２６８　ｍ、　２６８
　ｂ、　２６８　ｃおよび２６・ｄを作動させて調停導
体２５４＆、２５４　ｂ、　２５４ｇおよびｚｓ４ｄＫ
ｓ接続部２７０によって発生される背面のスリット番号
に対応する一組の信号を供給する。フリップ７ｎツブ２
６６はまた、ＮＡＮＤゲート２６９を作動させ、断定信
号をサイクル・リクエスト導体２５８に供給する。すな
わち、７リツプ７０ツブ２６６の出力が高い断定値にあ
ると、このツリツブフロップは高入力信号をＮＡＮＤゲ
ート２４８　ａｉ（供給する。ＮムＮＤゲー）２６ｓｍ
はまた、スμット番号接続部２７ｏａからの低入力信号
を受信する。指って、ゲー）２６８＆は禁止１導体２５
４１の正常な＋Ｖレベルを降下させない高レベル出力信
号を発生する。一方、各ＮＡＮＤゲート２６８ｂおよび
２６８Ｃはフリップ７ｎツブ２６６からの高レベル入力
信号およびそれらが接続されている接続部２７０　ｂ、
　２７０　ｅからの高レベル入力信号を受信し、従って
低レベル信号を禁止２および禁示４導体にそれぞれ供給
する。ＮＡＮＤゲー）　２６８ｄは高レベル出力を禁止
８導体に発生し、この導体は正常な高い値にとどまる。 サイクル・リクエスト導体２５８はそのレベルからＮＡ
ＮＤゲージ２６９からの低レベル出力により降下される
。 各ＯＲゲート２７２は１デイジツトのス四ット番号信号
およびそのス四ットにおける対応する調停導体の電位を
入力信号として受信する。ＮＡＮＤゲート２６８の出力
のセグメント化された調停導体２５４に対する接続部に
よって、より高い優先廖の調停回路２６４に供給される
リスエスト信号は、さもなくば回路２６４１のＯＲグー
）２７２がその回路２６４１内から受信する信号を変更
する。一方、より低い優先度の調停回路２４４に供給さ
れるリクエスト信号は調停回路２６４１のＯＲグー）　
２７２に供給される信号の状態を変更しない。 特に、断定リクエスト信号を受信する他の調停回路が存
在しない場合には、調停回路２６４ＩのＯＲゲート２７
２ａがＮＡＮＤゲート２４１１１Ｌから高レベル信号を
受信し、かつ接続部２７＠ａから低レベル信号を受信す
る。従って、このＯＲゲートは高レベル出力信号を発生
する。同じ入力信号がＯＲグー）２７２４に供給さ゛れ
、このＯＲグー）２７２ｄは高レベル出力信号を発生す
る。一方、ＯＲグー）２７２ｂはＮＡＮＤゲート２４１
ｂから低レベル信号を受信し、かつ接続部２７０ｂから
高レベル信号を受信する。それ故、ＯＲグー）２７２ｂ
は２つの異なる値の入力信号を受信し、高レベル出力信
号を発生する。ＯＲグー）　２７２ｅＫ対する入力状態
はこの同じ態様で同じく相違する。従って、この動作条
件のもとでは、４つすべてのＯＲゲート２７２が同一の
高レベル出力信号を発生する。これに応答して、ＡＮＤ
ゲート２７４は断定の許可人出力信号をライン２７８に
発生すル、コの信号はプ賞セツナ・モジュールの関連す
る装置に１第２図を参照し【上記したよ５に、サイクル
の動作を開始させる。 より低い優先度の装置の調停回路２６４がリクエスト信
号によって作動された場合には、例示の調停回路２６４
１のＯＲグー）２７２に対する入力信号は今記載した例
から変更されない、しかしながら、より高い優先度の装
置がリクエスト信号を発生する場合には、例示の調停回
路２６４１のＯＲゲートに対する入力は相違し、出力Ａ
ＮＤグー）２７４は断定信号を発生しない０例えば、次
に高い優先度のレセプタクル２７４ｋＫ接続されたシス
テムの装置がリクエスト信号を発生すると、その調停回
路は低レベル信号を禁止４および禁止２導体のみならず
、禁止唱導体にも供給する。後者の導体のその結果の低
レベル信号は番号６のスロットＫＷ続された回路２６４
ＩのＯＲゲート２７２に供給される。従って、このＯＲ
ゲートは低レベル出力信号を発生し、それＫよってｘｔ
ｙッ）４におけるＡＮＤゲート２７４が断定出力信号を
発生することを禁止する。 上述の動作は比較的高インピーダンスを有する高レベル
出力信号を発生するＮＡＮＤゲ−）２４８を使用するど
い５ことを注記しておく。例えば開放コレクタ回路を有
するＮＡＮＤゲートはこの動作を提供し、これは調停導
体片の電圧を低レベルに降下させるのを容易にする。 第５図の調停回路２６４１はさらに接続部（スイッチ）
２７０ａとＯＲグー）２７２＆に対する入力との間に接
続されたＯＲゲート２８０を有する。ＯＲグー）　２８
０に対する他方の入力は、パートナ−同志として動作す
る２つの装置が接続されている偶数−奇数対の背面スロ
ットが単一の装置として調停することを可能にするよう
に七ットされたハードウェア状ＩＩ！フラッグから到来
する断定レベルである。かくして、ＯＲグー）２１ｍ０
は随意のものであり、モジュール１０の装置がパートナ
−装置とｐツク−ステップ同期状態で動作する場合にの
み使用される。 かくして、バスサイクルを定義するために調停ネツＦワ
ークを通じて争うブ冒セツナ・モジュールの各装置は２
つの調停回路２６４を有することが分るであろう。一方
の回路は第５図に示すよ５ＫＡバスに接続され、他方の
回路は同一の態様でＢバスに接続され、そして後者の調
停回路は調停段階において勝利を得たときに許可Ｂ信号
を発生する。断定許可信号に対する装置内の応答は第１
２図を参照して後述する。 中央処理装置（ＣＰＵ） 第４図は第１図の例示のＣＰＵが各処理部分１２ｍおよ
び１２ｂにデュアルプロセッサ６０および６２をそれぞ
れ有することを示している。制御フィン６８、データフ
ィン７０およびアドレス２イン７２がデュアルプロセッ
サ６０とマλチプレクサ６１を接続しており、マルチプ
レフナ６１はバス４２および４４と接続されたトランシ
ーパ１２＠に接続されている。同様に、制御ライン７４
、データライン７６およびアドレスライン７８が他方の
デュアルプロセッサ６２をマルチプレクサ６３を通じて
トランシーバ１２・ｃ＊ｔｉ！シている。例示の装置１
２１１Ｃおける各マルチプレクサはＡバスまたはＢバス
から受信した入力信号を選択的にデュアルプロセッサ６
０および４２に供給する。プロセッサ６０からの出力信
号は、例示の、実施例では、Ａバスにのみ供給され、プ
ロセッサ６２からの出力信号はＢパスにのみ供給される
。 局部制御段６４．６６が各デュアルプロセッサ６０．６
２にそれぞれ関連している。各処理部分はまた、その処
理部分がパス４２および４４に送出するデータおよびア
ドレス信号に選択されたパリティを与えるためのパリテ
ィ発生器？２．？４を有する。 コンパレータ１２５は２つの処理部分がアドレスライン
７２および７８で受信したアドレス信号を比較するとと
Ｋよって誤りを生じる障害をチェックする。コンパレー
タはまた、２つの処理部分からバス構造体への出力信号
をチェックする、すカワチ、デュアルプロセッサ６０か
らの制御、データおよびアドレスラインの信号とプロセ
ッサ６２からの対応するラインの信号とを比較する。 ２つの処理部分１２１におよび１２ｂは単一のパーデュ
アル・メモリ（仮想記憶装置）ＭＡＰｓ。 を使用してアドレスライン７２および７８のパーデュア
ル・メモリアドレスを物理的メモリアドレスに変換する
＠　Ｍ　Ａ　Ｐ　８０はまた、両組のデータフィン７０
および７６と接続されている。パリティチェック回路８
２および８４は装置１２内で複式化されていないＭＡＰ
８０の妥当性を確認する。 コンパレータ１２ｆＫ供給さ゛れる対応する信号の不一
致は比較誤り信号を生じさせ、この信号は共通の豪式化
されていない制御段８６に供給される。これに応答して
、制御段は誤り信号なＸバス４６に送出する。また、制
御段はトランシーバ１２・内のドライバを不能化しＣＣ
ＰＵ１２をオフライン状態にし、その結果ＣＰＵは第１
図のシステムの他の装置に他の信号を送出できない。制
御段８６許また、パリティチェック回路８２および８４
からの２つのパリティ誤り信号をモニタする。制御段８
６はクランプ回路８８および９Ｇを含むＣＰＵ制御部分
１２ｄ（第１図）の一部である。これらクランプ回路は
ＣＰＵ１２における電力の故障に応答してＣＰＵ１２か
らパス構造体５０へのすべての出力ラインをトランシー
バ１２・のドライバにおいて接地にクランプする。 第５Ａおよび５．Ｂ図は例示のＣＰＵ１２をさらに詳細
に示すもので、第４図のデュアルプロセッサ６０が２つ
のプ四グラマプル・マイクＷ　２　Ｗ　−にツナ、すな
わち実行（エグゼキューテイプ）マイク−プロセラ−！
）１００および使用者（ユーザ）マイク−プロセッサ１
０２を有することを示している。デュアルプロセッサ６
Ｇはまた、マルチプレクサ１０４、データセレクタ１０
６、デコーダ１０８．１１０および１１２、内部データ
バス１１７のドライバ１１４および１１６、ラッチ１１
８．１２０および１２２、ならびに制御ゲート１３４を
有する。第４図の局部制御段６４はプレグ２マプル・リ
ード・オンリー・メモリ（ＦＲＯＭ）１２４．ランダム
・アクセス・メモリ（ＲＡＭ）１２６、タイマー１２８
、割込み制御段１３０、ならびに局部状態制御段１３２
を含む。 第４図に示す共通制御段・６は状態および制御回路１５
５、制御およびタイミング回路１３５、Ｘパス４６から
内部電力を受信する電力段１４０を含む。 第５Ａ図はさらに、第１図および第４図のトランシーバ
１２ｅがＡバス４２と処理部分１２ａ間に信号を転送す
るため、ムパス割込み信号に対する受信機１３６、Ａバ
スデータ信号に対するトランシーバ１３Ｂ、Ａパス機能
（サイクル定義）信号に対するトランシーバ１４２、な
らびにＡパスアドレス信号に対するトランシーバ１４４
および１４６を使用することを示している。同一の一組
の割込み受信機１３７、データトランシーバ１３９、機
能トランシーバ１４１、ならびにアドレストランシーバ
１４５および１４５が２つのマルチプレクサ６１および
６５と８２１４４間を接続している。ＣＰＵ１２はさら
にＸノ　４６に接続されたトランシーバ１４８（第　３
図）を有する。 第１図の処理部分１°ａは処を部分１２ｍと全く同じに
構成されて−り、１４部分１２ｍ１１ＩＣ対して第５Ａ
図およて一２〕ηＮが示すのと同じ態様でＣＰＵ１２の
ＭＡ　　ｉ２ｅ％：Ｍ’パレータ１２ｆ。 電力段１４’−、）ランシーバ１２・、ならびに段１３
６′νよび１５８とそれぞれ接続され文いる。 マＡ“プレクサ６１は一方のバス４２または４４から受
信した信号を処理部分１２＆に供給し、またマルチプレ
クサ６３は同じバスで受信した信号を処理部分１２ｂＫ
供給する。 かくして、ＣＰＵ１２は互、いにロック−ステップ同期
状態で動作する２つの本質的に同一のサブシステム、す
なわち処理部分１２ｍおよび１２ｂを有する。コンパレ
ータ１２ｆは２つの処理部分り動作を各り四ツク段階の
終了時に比較する。 （１）’［Ｊｌ　２全体は同一のパートナ−装置１４と
冒り　ステップ同期状態で動作し、その結果いずれかの
（ＰＵ１２または１４が誤りを検出すると、そのＣＰＵ
内の制御回路が自動的にこのＣＰＵをバス構造体からオ
フライン状１１にする。処理は本質的にパートナ−装置
によつ【中断されカいで継続する。障害のあるＣＰＵは
低優先度の割込み信号を発生し、パートナ−装置に誤り
が検出されたことを報知する。動作するＣＰＵ１２．１
４はモジュール内の各装置に呼掛けて誤９の源または性
質編決定することができる。ランダムな過渡状態誤りの
ようなある場合には、動作するＣＰＵは障害のある装置
をロック−ステップ動作状態に戻すことができる。 各ＣＰＵ１２，１４は制御、タイミングおよび誤りチェ
ック機能を行なう複写されていない（複式化されていな
い）部分を有する。複式化されてない論理は、大抵の場
合に障害が処理されているデータに誤りを生じさせない
ように、設計されている。　　　　、、、。 第４図および第５図の例示のＣＰＵは第５Ｂ図の各マイ
クロプロセッサ１００および１０２に商業上入手できる
タイプ４８０００−ｒイクロプロセ）　を採用している
。２示の実施例は２つの上記マイ　クプロセッサを使用
しており、一方は使用者の定み−フードを実行するため
であり、他方はオペレーテ　ング・システムを実行する
ためである。いずれのマ・；、り四プ四セツナも使用者
モードであるいは実行モードで動作し得る。実行マイク
費プ掌セツｔ１００はページ障害にそ５ぐうしな常に物
理的メモ９に現に存在するコード、すなわちＣＰＵ内ま
たは記憶装置１６．１１１に現存するコードを実行して
いるよ５な動作をするよ５になっている。すなわち、こ
の！イクープ四竜ツ丁は利用不可能なデータをアドレス
しない。また、プロセッサ・モージュールにおけるすべ
ての割込みリクエストを処理する。これに対し、使用者
！イクｐプ田セッサ１０２は使用者コードを処理し、ペ
ージ障害に出会ったときＫはいつでも本質的に操作を停
止するようになっている。使用者ページ障害を解決する
動作は実行マイクロプロセッサ１００に割込みをさせる
。使用者マイク胃プ胃セッサ１０２は実行プロセッサ１
００がページ障害を解決するために必景なメモリの再整
理を行なうや否や操作を再開する。２つの！イクロプロ
セツサ１００および１０２は通常は、ＭＡＰ１２ｅを通
じてパイプライン処理されたバス構造体５０へのメモリ
アクセスで最大速度で動作する。 各マイクロプロセッサ１００，１０２からの出力信号は
ライン１００ｍ、１０２ｍの多ディジット並列アドレス
、ならびに５イン１００ｂ。 １０２ｂの機能＝−ドを含む０機能コードは、例えば、
ライン１００ｍ、１０２ｍのアドレスが読取り動作のた
めのものかあるいは書込み動作のためのものかを識別し
、さらＫそのメモリアクセス１、動作が命令、データ、
割込みベクトルあるいは他の情報を含むものであるか否
かを識別する。ライｙＩ　Ｄｏｇ、１　ｏｏｂ、１０２
ｍ、１０２ｂはマルチプレクｆ１０４に接続されている
。 制御ゲート１５４からのマルチプレクｆ１０４に対する
選択制御ライン入力は実行プロセッサ１００をプロセッ
サの最初の電力投入時に選択し、その他の場合には実行
されるべき特定の動作に適当な一方９マイクロプロセッ
サ１００，１０２を選択する。 各動作サイクルの開始時に、各処理部分１２ｍおよび１
２ｂｌ（おいて、制御ゲート１３４からの選択信号がマ
ルチプレクサ１０４を作動させ、２つのプレセッサ１０
０，１０２の一方を選択する。 各ｉイクｐプロセッサはマルチプレクサ１０４に２つの
入力、すなわち、機能コードおよびメモリアドレスを供
給する０機能コードは４．ビットの長さとして例示され
ており、メモリアドレスは２４ビ？トの長さを有する０
選択されたマイクロブ賀セッサからのアドレスの上位１
２ビツトはマルチプレクサ１０４からライン１４７で別
のマルテプレク？１４９に供給される。この別のマルチ
プレクサ１４９はパーデュアル・メモリＭＡＰ８ｅをフ
ィードする。マルチレクサ１４？は１２の入力アドレス
ビットからパーデュアル・ページ番号を表わす、それ故
、ＭＡ　Ｐ　１２　ｅ　Ｋ′ｓイテ１　ヘ−シ四ケーシ
ョンをアドレスする、ピッＦを選択する。 ｉルナプレクサ１４９は局部サイクル信号に応答してこ
の解明を行な５．マルチプレクサ１０４からの選択され
たアドレスの下位１２ビツトはアドレスされたページに
おけるバイトアドレスを表わし、）２ンシーバ１４４（
第５Ａ図）のドライバを介して２イン１４０でムパス４
２のアドレス導体に供給される。 マルチプレフナ出力ライン１０４ｍのアドレスの上位１
２ビツトはまた、次の状態、すなわち局部アドレス、ペ
ージ障害■、および割込み認知をデコードするためのデ
コーダ１０８にも送られる。 割込み認知はマイクロブレセッサ１００．１０２から到
来する特定の機能である０局部アドレスはパーデュアル
・メモリ・スペースの選択された部分であや、選択され
たマイクープ関セッサ１００京たは１０．２が実行モー
ドで動作しているときＫのみ有効である。デコーダ１０
８は使用者が割尚てられたメモリ・スペース外の四ケー
ジ冒ンをアドレスしたときにページ障害Ｉ信号を発生す
る。 ページ障害は実行マイクロプロセッサ１００に対して割
込みを生じさせる。ｌＩ行マイクロブ四セツナにおける
大−ジ障害は通常間らず１、もし起った場合には、処理
部分がバス誤り信号を発生する。 任意のページ障害信号に応答して、制御およびタイミン
グ論理１３５と協働して制御グー）１５４は制御ゲート
１３４からの１つの出力によって指示されているように
、次のり田ツク段階でビジィ信号を発生するととＫよっ
て処理状ｓＫあるメモリアクセスをアボートする。 第５図のＣＰＵをさらに参照すると、局部サイクルは局
部アドレス・スペース°の所望゛の讐ケージｇジ゛を識
別するアドレス信号を発生するととにより選択されたマ
イク四プ四セツナによって開始され否、デコーダ１０８
は任意のかかる局部アドレスに応答して局部アドレス状
態を識別する信号を発生する。これに応答して制御ゲー
ト１ｓ４は局部サイクル信号を発生し、この信号は局部
状態および制御段１３２を作動させて局部サイクルを実
行させる。トランシーバ１４４（第５Ａ図）のアドレス
・ドライバは不能化される。ドライバ１，１４（第５Ｂ
図）は可能化されて局部データバス１５２を期間データ
バス１１７に接続し、そして局部ドライバ１１６は可能
化される。また、ｉルチプレクナ１４！は局部サイクル
（設定される。 ＦＲＯＭＩ　２４はこの性質の局部サイクルで動作り、
第１図のプ四セツナφモジュール１０の電力上昇診断お
よび初期設定を処理する。局部サイクルを生じさせる他
のアドレスがＣＰＵ１２それ自体のＩ１０制御のために
使用される。このアドレ亥・スペースには、ＭＡＰＫ対
する使用されたビットおよび書込まれたビット、タイマ
ー１２８の初期設定、使用者マイク賞プ四セッサ１０２
の作動時の制御、ならびに割込み制御段１３０について
の種々のページ障害および他の形式の割込みの処理のよ
５ｆｋ情報項目がある０局部サイクルはまた、プ四セツ
ナの状態、プ賞セツナの通し番号および修正番号および
操守経歴、ならびにタイミングおよびデータ情報のよう
な情報を読取るために、逆に書込むために使用できる。 割込み制御段１３０はプログ２ム制御のもとで発生され
る割込み信号を受信し、またページ障害、タイム−アウ
ト信号、および保守割込み信号を含む、プ曹セツナのハ
ードフェアが発生するすべての割込み信号を受信する。 割込み制゛御段１５Ｇはまた、プ縛セッサの外部で生じ
、パス構造体ｓＯおよび受信機１３６を通じてプロセ°
ツサに送られてくる障害信号を受信する。割込み制御段
１５０はこれら割込み゛状態を実行マイ、クープ冒セッ
ナ１００と協働して処理する。 第５Ｂ図をさらに参照すると、例示のＭＡＰ１２ｅはそ
れぞれが１６ビツトの長さの４０９６ワードの高速ＲＡ
Ｍを採用している。画処理部分１２ｍおよび１２ｂＫお
ける！ルチプレクｔ１０４からの組合わされた２４ビツ
トアドレスに応答して、バーチュアル・メモリＭＡＰ８
０はライン１５１および１５３の１２ビツトの物理的ペ
ージ番号と、どのアドレスがそのベージ和合っているか
を示す２イン１５５の４ビツトコードとからなる１６ビ
ツトワードを読出す。この４ビット；−ドはまた、どの
ページがＣＰＵ１２内のＩ１０スペースをアドレスする
かを識別する。ツイン１５５のコードおよびマルチプレ
クサ１０４からの信号に応答して、デコーダ１１０は２
つの状態、すなわち、ページ障害「およびＩ１０アドレ
スを識別する。 このよさにして、デコーダ１０８は選択されたマイクロ
ブ四セツナ１００．１０２から、のアドレス信号に応答
してページ障害Ｉ信号を発生する。 これに対し、デコーダ１１０は、ＭＡＰ１２ｇが選択さ
れた！イクロプ冒セツナからのアドレス信号に応答して
発生する機能信号に一部分応答して、ページ障害■信号
を発生する。 詳しくいうと、第５人および５Ｂ図のＣＰＵ１２におい
ては、Ｍ　Ａ　Ｐ　１２　ｅの２つの部分の一方が処理
部分１２１ＬＫおけるマルチプレクサ１０４からの１２
ピツシアドレスに応答してライン１５５に４ビツト機能
コードを発生する。この機能フードは処理部Ｑ１２ｍ［
おけるデコーダ１１０におよび処理部分１２ｂにおける
対応するデコーダに送られる。ＭＡＰのこの部分はまた
、２イン１５１に１２ビツトペ一ジ番号のうちの４ビツ
トを発生する。１２ビツトペ一ジ番号の残りの８ビツト
は処理部分１２ｂから受信した１２アドレスビツトに応
答してＭＡＰの他方の部分によってツイン１５３に発生
される。ＭＡＰ出力２イン１５１および１５３の組合さ
れた１２ビツトは第５ム図に示すように、Ａバスアドレ
スフィンに、対するアドレス・トランシーバ１４６のド
ライバに供給され、また他方の処理部分１２ｂのＢパス
の対応するドライ７に供給される。 かくして、処理部分１２ａはＭＡＰ８０からの物理的ペ
ージアドレスおよびセレクタ１０４からのバイトアドレ
スをトランシーバ１４４および１４６のドライバを通じ
てＡバス４２のアドレスラインにドライブする。処理部
分がこれらドライバに供給する信号はコンパレータ１２
ｆの出力コンパレータ１５０に供給される。出力；ンパ
レータ１５０は、これら信号を処理部分１２ｂで発生さ
れる同一の信号と比較する。この比較における任意の障
害はプロ七ツｔ１２をオフ−２イン状態（する。 ＭＡＰ１２ｅはまた、オペレーティング・システムによ
ってアドレスできるように、局部アドレス・スペースに
おける１６ビツトワードにアドレスすることができる。 これは内部データバス１１７を通じて行なわれる。 実例とし【１６ビツト並列容量を持つ内部データバス１
１７はデータ・セレクタ１０６を介して！イクロプロセ
ッサ１００．１０２のいずれかからデータを受信する。 内部バスは選択されたデータを２ツテ１２０を介してＡ
バス４２のデータラインへドライブするためにトランシ
ーバ１３Ｂのドライバに供給する。ラッチ１２０の出力
は処理部分１２ｂからの対応する出力データと比較する
ために出力シンパレータ１５０にも供給される。 ラッチ１２０は出力データの一時記憶を行ない、従って
任意の誤りがバスで報知された場合に、誤りが報知され
た動作シーケンスは複写でき、データは、たとえマイク
四プμセツナ１００および１０２が引続く動作段階に移
ったとしても、ラッチ１２０からムバス４２で再伝送す
ることができる。 第５Ａおよび５Ｂ図を続けて参照すると、トランシーバ
″′Ｉ３８はＡバス４２から受信したデータをマルチプ
レクサ６１を通じてラッチ１１・に供給する。処理部分
１２１はＢパス４４からのデータを受信してそれを処理
部分１２＆のラッチ１２２に供給する。各２ツチ１１８
および１２２は選択車信号および選択Ｂ信号に応答して
受信したデータｉ処理部分１２１＆の内部データバス１
１７に転送する。制御論理１３４は一度に１つの選択信
号を発生する。双方向性データ・七しクタ１０６はバス
１１７からの受信データをいずれかのマイク四プ藁セッ
サ１００および１０２に供給する。内部データバス１１
７はまた、双方向性ドライバ１１４および１１６を介し
て信号を局部データバス１５２におよび別のデータバス
１５４にドライブすることができる。データバス１５４
は第５Ｂ図に示すように画処理部分１２ａおよび１２ｂ
に共通であり、状態および制御回路４′□′□５６に接
続されている。 第１図、第５Ａ図および第５Ｂ図を参照して、各ＣＰＵ
１２および１４はムバス４２およびＢパス−４４をドラ
イブすると同時に誤りのチェックを実行する。この同時
動作は、バス構造体をドライブする前に誤りのチェック
を行な５プロセツサ・モジューλ１０に方ける装置とは
対照的である。 ＣＰＵはこの態様で動作する。何故ならば、そのタイミ
ングは動作のいかなる遅延もシステムのスループツＦに
とって望ましくないほど十分に重要であるからである。 ＣＰＵ＄バス構造体をドライブしている時間中、チェッ
ク論理によって検知される誤９はＣＰＵＫドライバ４８
を通じてＡパス誤り信号およびＢパス誤り信号の両方を
システムク四ツクの次の段階中Ｘバスにドライブさせる
よ５に作用する。同じ時間段階中、障害のあるＣＰＵは
Ｘバス４６に、パートナ−のＣＰＵが受信するレベル１
保守割込み信号をドライブする。その時間段階の終了時
に、障害のあるＣＰＵはオフ−２イン状態となり、バー
シナ−〇〇ＰＵからの呼掛けに応答する以外には、バス
構造体にその上の信号をドライブすることができなくな
る。この自動的オフ−ライン動作は、任意の読取りまた
は書込みサイクルが、第１図の記憶装置１６．１８に対
してであろうと、あるいは制御装置を介して周辺装置に
対してであろ５と、モしてＡパスまたはＢバスのアドレ
スあるいはデータに誤りが検出された時間中、アボート
されることを確実にする。さらに、その同じ動作サイク
ル中の任意のデータ転送）讐バーＦナーのＣＰＵのみを
使用して繰返される。 パリティチェックを含’ｔｒＭＡｐｓｏは別として、本
質的ＫＣＰＵ１２における模式化されていない部分はコ
ンパレータ１２ｆ、電力段１４０、状態および制御段１
３３、ならびに制御およびタイミン、グ段１３５だけで
ある。これら回路の障害は恐らくシステムの故障をある
いはシステム内に無効データを生じさせないであろ５．
さらに、システムはこれらＣＰＵ素子を検査するソフト
フェアを備えている。 第５Ａおよび５Ｂ図に４示−すよ５に、第１図のモジュ
ールの他の装置はパートナ−同志のＣＰＵ１２．１４に
アクセスできる。処理部分１２ａにおいて、マルチプレ
クサ６１および６ｓを介してＡ／（ス・アドレストラン
シーバ１４４および１４６ト、またはＢ、ｔス・アドレ
スト２ンシーバ１４３および１４５とそれぞれ接続され
た、例えばデコーダ１１２は到来するアドレス信号に応
答してＣＰＵ１２を識別し、プロセツナ選択信号を発生
し、この選択信号は制御グー）１３４に供給される。Ｃ
ＰＵ１２はこのよ５Ｋして報知を受け、読取りサイクル
を実行し、状箇情報をバス−遺体！ＩＯＫ供給すること
ができる。逆に、このようＫして選択されたときに、Ｃ
ＰＵ１２は書込みす′イクルを実行して制御の変更を行
表５ように制御され得る。　′ ＣＰＵ障害検出 第５ムおよび５Ｂ図をさらに参照すると、コンパレータ
１２ｆは、処理部分１２１がＡパス４２から受信した入
力データを、処理部分１２ｂがＢパス４４から受信した
入力データと比較する入力コンパレータ１５６を有する
。出力プンパレータ１５０は、処理部分１２５１がトラ
ンシーバ１４２．１４４および１４６、ならびｉＣ１！
ｉ６にそれぞれ供給する機能、アドレスならびにデータ
信号（パリティを含む）を処理部分１２ｂが発生する対
応する信号と比較する。例示のＣＰＵはまた、部分１２
＆の制御ゲート１３４からの選択されたタイミングおｉ
び制御信号を部分１２ｂからの対応する信号と比較する
。内部制御信号のこの比較はＣＰＵの内−動作をチェッ
クし、障害の迅速な検出を容易にし、ＣＰＨの診断およ
び保守に有益である。 コンパレータ１２ｆｌ（対する１つまたはそれ以上の対
応する入力信号が相違するときには、コンパレータは比
較誤−り信号を発生し、この比較誤や信号は制御段１３
５に供給される。誤９はデータ人力Ｗ１４９、データ出
力１１１９、機能誤り、あるいはアトレス誤りの結果で
あり得る。また、異なるタイミングまたは制御信号によ
るサイクル誤りまたは制御誤りである可能性もある。 バーチュアル・メモリＭＡＰ８０に接続されたパリティ
チェック回路８２および８４による誤りの検出は、同じ
く制御段１５５に供給されるパリティ・工２−信号を発
生させる。 制御段１３３は＝７バレータ１２ｆの比較無効信号（、
およびパリティチェック回路８２および８４からのパリ
ティ無効信号に応答して、次のクロック段階で、プμセ
ッナ誤り信号を２イン１５８に発生する。この動作（対
する１つの例外は、読取り動作中に起り得るよ５に、比
較無効信号が入力データ信号の入力コンパレータ１５６
での無効比較による場合に、生じる。その場合には、制
御段１５５は、パス誤り信号が次のタイミング段階で発
生されない場合にのみ、プーセッナ誤り信号を発生する
。パス誤り信号はパス構造体５０における障害状態を指
示し、それ放入力データの無効比較がパス構造体５００
ムパスまたはＢパス部分における障害の結果であや、処
理部分１２ｍまたは１２ｂの障害の結果ではなかったこ
とを峻別する。パス誤り信号はプ四竜ツナ状態および制
御段１３墨が発生する多くの信号のうちり１つである。 段１５５は処理部分１２ｍのデコーダ１１２から受信し
たプｐセッナ選択信号の処理部分１２ｂからの対応する
信号との無効比較に応答してパス誤り信号を発生する。 第６図は例示の各ＣＰＵ１２．１４のこれら障害検出動
作を例示するタイミング波形を示す。図面は段階Ｎ１段
階Ｎ＋１、および段階Ｎ＋２と指示された３つの連続す
るタイミング段階を示す。 波形１６２は比較無効信号またはパリティ無−効信号を
発生する障害の段階Ｎ中の発生を示す、波形１６２の障
害信号は制御段１５３を作動させて次のタイミング段階
中、すなわち段１１Ｎ＋１中、波形１６６で示すプ四セ
ッｔｌｌＩＩ９信号七発生する。 プロセツナ誤り信号１６６０１つの機能は論理回゛路を
不能化し、それによって本質的にＣＰＵ１２にお妙るす
べての動作を停止させることである。 プはセツナ状態および制御段１！！３は次に、段階Ｎ＋
１中、それぞれが波形１６日を有するムパス誤り信号お
よびＢパスＷ１４り信号を発生する０段１５５はまた、
２つの処理部分１２ｍおよび１２ｂにおけるプ霞セッサ
選択信号間に差が検出された場合に、これら信号を発生
する。例示の処理部分１２ｍはまた、段階Ｎ＋１中、波
形１７４０レベル１割込み信号を発生する。 段階Ｎ＋２の開始時に、なお波形１６２の障害信号に応
答して段１３５は波形１７６で示すよ５に断定パスマス
ター状態を終了させる。この作用は波形１４８のパス誤
り信号の終了をともな５゜ムパス誤９信号およびＢパス
誤り信号はＸパス４４に供給され、第１図のモジュール
１ｏのすべての装ｆＫすぐ前の段階中バスに与えられた
情報を無視するよ５に、例えば波形１６４で示すＣＰＵ
パス転送を無視するよ５に報知する。レベル１割込み信
号１７４もまた、Ｘパス４６に供給され、モジエールの
ある装置が障害を生じる誤ゆを検出したことをパートナ
−のＣＰＵ１４に報知する。 処理部分１２ｍが波形１７６をもつマスター状態から切
換わると、トランシーバ１５６．１５ｓ。 １４２．１４４，１４６および１４８のみならず、処理
部分１２ｂ［接続されたトランシーバ１２・のバスドラ
イバをすべて不能化する。 第５図および第６図をさらに参照して、データ鼓形１６
４で示すメモリ読取り動作のデータ転送中に障害信号１
６２が生じる場合には、制御段１５５は両パス誤り信号
を発生する。第１図の主記憶装置１６．１８はムおよび
Ｂパス誤９信号の発生に応答して波形１６４のデータ転
送を繰返す。 第６図は繰返されたデータ転送を破線の波形１６４ａで
示している。 同様に、書込み動作中障害信号１６２が生じると、パー
トナ−の（：’ＰＵ１４は波形１６４ａで同じく指示さ
れているように、段階Ｎ＋２中波形１６４のＣＰＵバス
転送を繰返す。 かくして、ＣＰＵ１２．１４はマスター状１ｉｃｋある
ときに、ドライバに供給されるバス可能化信号を発生す
るよ５に要求されると、バス構造体をドライブすること
だけが可能である。プロセッサ誤り信号は迅速に、すな
わち次のタイミング段階の終了時にマスター状態をオフ
にする。ＣＰＵ１２が第６図に示すプロセッサ誤り信号
を発生する場合には、パートナ−装置１４が本質的に中
断なしに動作を継続する。プロセッサ誤り信号１“６６
が書込み動作中生じると、パートナ−装置１４は波形１
６４ａで示すよ５にデータの転送を繰返す。 プロセッサ誤り信号が読取り動作中生じると、パートナ
−装置１４は引続くタイミング段階においてメモリがバ
ス構造体−供給する繰返されたデータを読取る。さらに
、パートナ−装置１４は低レベルの割込みである波形１
７４０レベル１割込み信号に応答して診断ルーチンを開
始させる。プルセッサ誤り信号の発生が過渡現象である
と考えられる場合には、すなわち診断ルーチンが何等障
害あるいは誤り状態を識別または位置指定しない場合に
は、ＣＰＵ１２は保守なしに動作に復帰できる。好まし
い実施例においては、過渡現象障害の発生は記録され、
繰返される場合にはＣＰＵは別の診断なしにサービスす
るようＫは復帰しない。 第５Ｂ図を続けて参照して、（：’ＰＵ１２が初期設定
されると、ＣＰＵ１２は内部誤りチェック信号を取消し
、それｋよってパリティ無効信号または比較無効信号か
プロセッサ・ホールド信号を発生することを防止する。 その代りに、ＣＰＵは代表的にはＰＲＯ’Ｍ１２４に記
憶されたテスト・ルーチンを実行する。これはプロセッ
サ誤り信号を発生し得るすべての鵜態を遂行させるもの
である。 各潜在的に障害のある状態が生じると、処理部分は対応
する障害報知信号が実際に発生されているか否かを検知
するためにテストする。誤りチェック信号が存在しない
と、ＣＰＵがマスター状態を得ることを禁止され、その
結果この論理遂行ルーチン中に発生された障害はＣＰＵ
を停止させず、かつバス構造体３０に報知されない。Ｆ
　ＲＯＭ１２４中のテスト・ルーチンは誤りチェック信
号を発生し、このチェックルーチンが上首尾に完了した
ときにのみＣＰＵがマスター状態を取ることを可能にす
る。 第５Ａおよび５Ｂ図の各ＣＰＵ１２．１４は代表的には
プロセッサ状態および制御段１３６に論理回路を含み、
２つのパートナ−同志の装置をロック−ステップ同期状
態にする。例示のＣＰＵ１２および１４はマスター状態
への転移とともにロック−ステップ同期状態となる。各
例示のＣＰＵ１２および１４は信号をバス構造体にドラ
イブす゛るためにはマスター状態になければならない。 各ＦＲＯＭ１２４に記憶された初期設定シーケンスは代
表的にはパートナ−同志の装置を同期状Ｓにするための
命令を含み、いずれのＣＰＵも最初に、すなわちターン
オンされたときに、肯スター状態にないことを確実にし
ている。ＣＰＵ１２．１４は初期設定シーケンスにおい
て最初は同期状１１になく、そして一方のＣＰＵが多段
階サイクル中他方より先にマスター状態を得る。マスタ
ー状態を得た一方のＣＰＵは他方のＣＰＵのさらｋその
上の初期設定動作を制御してこのＣＰＵを次の多段階初
期設定サイクル中の選択された時間にマスター状態にす
る。 ｃ　、−」ｙ−ケンス 第７図および第、８図は第２図の背面バス信号のフォー
マットに従うプロセッサ・モジュール１０におけるデー
タ転送サイクルに対する第５図のＣＰＵ１２の動作シー
ケンスを示す構成図である。 画構成図とも、コンピュータ・システムの他方の装置が
バス構造体へのアクセスを要求していないときのサイク
ルを例示している。第７図は書込みサイクルを示し、第
９図は読取り、サイクルを示す。 第７図に例示された書込みサイクルは第５図の制御およ
びタイミング段１３５’□が、動作ボックス１８０で指
示されているよ５に、主クロツク信号（第２図の波形５
６ａ）ｉｃ応答して段階１状態に設定されたときに始ま
る。サイクルのこの定義段階において、第５図の選択さ
れたマイクロプロセッサ１００または１０２は書込み動
作のための機能およびアドレス信号を発生する。機能信
号は、動作ボックス１８２で指示されているように、ド
ライバ１４０からバス構造体に供給される。同時に、コ
ンパレータ１５０は判断ボックス１８４で指示されてい
るように、各処理部分１２ｍおよび１２ｂがバス構造体
に供給する機能信号を比較する。有効比較は動作ボック
ス１８６で示すよ５にサイクルを継続させる。また、段
階１中、判断ボックス１８８で指示されるように、例え
ば第５Ｂ図のデコーダ１１０によって決定される、ある
いは第７図に例示されたサイクルの前に開始された他の
動作サイクルと関連して、ページ障害が生じ得る。段階
１にページ障害がないと、例示のサイクルは動作ボック
ス１８６で示すように継続する。 判断ボックス１９０で示すように、前に開始された動作
サイクルによるバス・ウェイト信号の発生は例示のサイ
クルをアボートさせる。動作ボックス１９２参照。バス
・ウェイト信号が存在しない場合には、書込みサイクル
は次のクロック信号で、動作ボックス１９４に示すよう
に、応答段階、すなわち段階２へ進む。前の段階におい
て判断ボックス１８４で決定される無効比較は応答段階
中、プロセッサ段１３４および１３６によるプロセッサ
段り、Ａバス誤りおよびＢバス誤りと指示された信号の
発生をもたらし、さらにサイクルを動作ボックス１９６
で指示されているようにアボートさせる。同様に、前の
段階１中に１判断ボックス１８８で決定されるページ障
害をデコードすることにより、段階２中、システムは、
動作ボックス１９６で示すように、ページ障害信号およ
びバス・ビジィ信号な発生し、書込みサイクルをアボー
トさせる。 また、例示の段階２中、選択されたマイクロプロセッサ
１００または１０２は、動作ボックス１９８で示すよう
に、データセレクタ１０６を介して書込みデータをラッ
チ１２０に供給する。 段階２中、判断ボックス２００で示すようにシステムの
任意の装置によるバス誤り信号の発生は、動作ボックス
１９６で示すように、サイクルをアボートさせる。この
サイクルはまた、判断ボックス２０２で示すように装置
がバス・ビジィ信号を発生する場合に、この段階でアボ
ートされる。さらに、判断ボックス２０４で示すように
、装置がバス・ウェイト信号を発生する場合には、プロ
セッサ制御およびタイミング段階１３５は他のタイミン
グ段階の間段階２にとどまる。 サイクルが段階２にシいてアボートされないまたは遅、
狐されないときには、動作ボックス２０６で示すｉ５Ｋ
、動作は段階３、すなわちデータ転送段階へ進む。この
段階において、ラッチ１２０のデータは、動作ボックス
２０８で示すように、トランシーバ１３８のドライバを
介してバス構造体く供給される。ＣＰＵ１２は判断ボッ
クス２１０で示すように出データを比較し、障害が検出
されない場合には動作ボックス２１２で示すようにサイ
クルが継続する。また、この段階中、判断ボックス１８
４で示すように前の段階１中に決定された無効比較は動
作ボックス２１４で示されるよ５にマスター状態を取消
させる。 第７図は書込み動作が、動作ボックス２１６で示すよ５
に段階３から段階４へ無条件に進むことを示している。 この段階中、判断ボックス２１０で示すように、前の段
階における無効比較の結果により、ＣＰＵは動作ボック
ス２１８で示すよ５にプロセッサ誤り信号、Ａバス誤り
信号およびＢバス誤り信号を発生する。これら信号は動
作ボックス２２４で示すように１次の段階５においてパ
ートナ−のＣＰＵｋデータの転送を繰返させる。 判断ボックス２２０で示すように、パートナ−のＣＰＵ
Ｋよっであるいはバス構造体に接続された任意の他の装
置によって生じ得る段階４中のバス誤り信号の発生は、
動作ボックス２２２で示すよ５′に１サイクルを段階５
へ進ませる。バス誤りが存在しない場合には、サイクル
は段階５に入ることなしに終了する。しかしながら、段
階５に入ったときに、誤りを生じたＣＰＵは動作ボック
ス２２６で示すようにマスター状態を取消される。 また、障害のないＣＰＵＩ　２，１４Ｇ”！、動作ボッ
クス２２４で示されるように、再びそのラッチ１２０に
記憶されたデータを／（ス構遊体に供給する。この時点
で、例示の書込みサイクルは完了し、終了する。 第８図に示すＣＰＵ１２．１４に対する読取りサイクル
は第７図の書込みサイクルと同じ態様で始まり、例示す
るように、段階１、すなわち定義段階中、同じ動作を有
する。ＣＰＵは段階２、すなわち応答段階に進み、第７
図に動作ボックス１９８で示されたラッチに対するデー
タの転送が読取りサイクルにおいては生じない点を除き
、第７図の書込みサイクルと同じ動作を実行する。 さらに第８図を参照して、段階５、すなわちデータ段階
中、ＣＰＵ１２．１４は）くス構遊体からドライバ１３
８およびラッチ１１Ｂまたは１２２（第５図）を通じて
読取りデータを受信し、そしてそれを、動作ボックス２
３０で示すように、各処理部分のマイクロプロセッサ１
００，１０２に転送する。コンパレータ１５６は、判断
ボックス２５２で示すように、２つのバス４２および４
４のそれぞれからの到来データが同一であるか否かを検
査する。有効比較は動作ボックス２３４で示すようにサ
イクルを続けさせＪまた無効比較は動作ボックス２３６
で示すよ５にプロセッサ・クロックを抑止する。また、
データ転送段階中、第８図に判断ボックス２３８で示す
ように、後で記載する記憶装置から発生される高速ＥＣ
Ｃ誤り信号の発生により、プロセッサ・クロックは同様
に、動作ボックス２３６で示すように抑止される。 ＣＰＵは動作ボックス２４０で示すタイミング段階４に
進み、プロセッサ・クロックが抑止されている場合には
、動作ボックス２４２で示すようにレジスタをホールド
状態に設定する。その他の場合は、判断ボックス２４４
で決定されるバス誤り信号が段階４中に発生される場合
を除き、サイクルは終了する。バス誤り信号が段階４中
で発生される場合には、動作ボックス２４６で示すよう
に、読取りサイクルは随意の段階５に進む。この段階中
、ＣＰＵは動作ボックス２４８で示すように、バス構造
体からマイクロプロセッサへのデータの転送を繰返す。 また、動作ボックス２５０で示すように、プロセッサ・
ホールド状態は取消される。 記憶装置 第９図は第１図のプロセッサ・モジュール１０の主記憶
装置１６を示す。パートナ−の記憶装置１８は装置１６
と同一であり、ロック−ステップ同期状態で動作する。 例示の記憶装置の記憶部分１６ａおよび１６ｂ（第１図
）は同一のＲＡＭ２９０および２９２をそれぞれ使用し
ている。それぞれは、実例として、５タイミング段階と
とに１回（第２図）同じリーフに繰返し書込むことがで
きるかつ５タイミング段階ととに１回同じリーフから繰
返し読取ることができる４方インタリーブト・ダイナミ
ック・ＲＡＭプレイである。ＲＡＭ２９０はデータワー
ドの上部バイトを記憶し、ＲＡＭ２９２はデータワード
の下部バイトを記憶する。各ＲＡＭはインタリーブ・マ
ルチブレフサ２９４．２９６をそれぞれ介して１バイト
の読取リデータを供給し、組合された出方バイトの読取
りワードは出方マルチプレクサ２９８に供給される。こ
のマルチ、プレクサからの出方はＡパストランシーバ３
ｏｏを介してＡバス４２に供給サレ、またＢパストラン
シーバ３ｏ２を介し−ＣＢバス４４に供給される。マル
チプレクサ２９４，２９４および２９８は第９図の下部
に示されたアドレスおよび制御回路１６ｆを含む記憶装
置フォーマット部分１６ｅ（第１図）の一部である。 各トランシーバ３００，３０２は関連するパスから受信
した異なるバイトの書込みデータを２つの書込みマルチ
プレクサ５０４，３０６のそれぞれに供給し、別のマル
チプレクサ３０８、書込みレジスタ３１０および書込み
バッファ３１２を有するデータチャネルを介してＲＡＭ
２９Ｏｋデータワードの上部バイトを書込み・、かつ別
のマルチプレクサ３１４、書込みレジスタ３１６および
書込ミハツファ３１８を有する同様のデータチャネルを
介してＲＡＭ２９２に同じデータワードの下部バイトを
書込むことができる。例示の実施例では、２つの書込み
マルチプレクサ３０４，３ｏｄは１つのトランシーバ３
００または５０２からのデータを、従ってＡバスまたは
Ｂバスからのデータを選択する。 第９図にさらに示すよ５に、ＲＡＭ２９０．２９２から
の読取りデータは誤りチェックシよび補正（ＢＣＣ）段
５２ｏｋ供給さレル。ＥＣＣ段３２０は読取りワードの
上部バイトをチャネル・ｆｆ　ルｆ　７’　Ｌ／　フサ
３０８および旧データレシスｐ３２２の両方に供給する
。また、読取りワードの下部バイトをチャネル・マルチ
プレクサ３１４および第２の旧データレジスタ３２４０
両方に供給する。２つの旧データレジスタはそれぞれに
記憶されたデータバイトを完全な２バイトのワードとし
てトランシーバ３００，５０２を介り、−ＣＡパスおよ
びＢパスの両方に供給するためにマｋ　チ’／／　Ｌ／
クサ２９８に供給するよ５ｋｍ続されている。 °パリティチェノ２回路３２８はトランシーバ３００か
らの書込みデータ出方のパリティをチェックするように
接続されており、同様のパリティチェック回路３３０は
トランシーバ３ｏ２からの書込みデータ出力のパリティ
をチェックするように接続さ也ている。パリティ発生器
３３２はマルチプレクサ３０４がトランシーバ３ｏｏか
ら受信した上部データバイトにパリティピットを加える
よ５に接続されており、同様のパリティ発生器３３４は
マルチプレクサ３ｏ６がトランシーバ３０２から受信し
た下部データパイ）ｋパリティビットを加えるように接
続されている。同様ｋ。 パリティ発生器３３６および３３８はトランシーバ３０
２からマルチプレクサ５０４＞よび３０Ｓｋそれぞれ伝
送する書・込みデータラインに接続されている。 その上、チェックピット発生器５４０が書込みバッファ
３１２および３１９ｉ（供給される書込みデータバイト
に対し別のチェックピットを挿木するようＫｍ続されて
いる。また、パリティ発生器３４２がマルチプレクサ２
９８からトランシーバ３００．３０２への各読取りデー
タワード出力に対してパリティピットを導入するように
接続されている。 例示の記憶装置のフォーマット部分１６ｅはさらに、ト
ランシーバ３００，３０２からのデータワード出力をバ
イトマルチプレクサ３０４，３０６と・比較するように
接続されたコンパレータ３２６を含む。無効比較は所望
のように処理できる障害状態を提起する。第４図に示す
各ＣＰＵのクランプ回路８８および９０と設計および動
作において同一であることが好ましいクランプ回路５４
４がトランシーバ３００．３０２ＶＣ送給する読取りデ
ータラインを選択的に接地するように接続されている。 かくして、例示の記憶装置は事実上、それぞれが１バイ
トの与えられたデータワードを処理する２つの同一の読
取り・書込み部分を具備するよ５に構成されていること
が分るであろう。上記各部分は１つのトランシーバ３０
０．３０２．１つのバス選択マルチプレクサ３０４．３
０６．１つのチャネルマルチプレクサ５０８．５１４．
ならびに１つの書込みレジスタ、書込みバッファ、およ
びＲＡＭを含む。 第９図をさらに参照すると、記憶装置のアドレスおよび
制御回路１６ｆは同様に、それぞれが１つのＲＡＭ２９
０．２９２とともに動作する２つの部分に構成されてい
る。受信機３４６および５４８はＡバス４２およびＢバ
ス４４のアドレスおよび機能導体に接続されており、ま
たチャネルマルチプレクサ５５０．５５２ｗＣ接続され
、一方の受信機からの、従って一方のバスからの信号を
選択する。アドレスおよび制御手段３５４はマルチプレ
クサ３５０からの信号を受信し、それをアドレスおよび
制御バッファ５５６１Ｃ供給する。このバッファ３５６
はＲＡＭ２９０を動作させる。 同様に−、アドレスおよび制御段５５８はマルチプレク
サ５５２からの信号を受信し、アドレスおよび制御バッ
ファ３６０を介して他方のＲＡＭ２９２を動作させるよ
５に供給される信号を発生する。 段３５４および６５８はそれぞれ、チャネルマルチプレ
クサ３０８および６１４を制御する選択り信号および選
択Ｃ信号を発生する。各マルチプレクサはメモリ部分に
書込まれている各ノ（イトのソースに依存して、バス構
造体からのまたはＥＣＣ段３２０からの入力信号を選択
するように設定される。 コンパレータ５６２が２つの受信機５４６および３４８
からの、すなわち２つのバス４２および４４のアドレス
および制御信号出力を比較するように接続されている。 無効比較に応答して、このコンパレータは、データコン
パレータ、５２６と同様Ｋ、障害信号を発生する。 パリティチェック回路３６４および５６６は受信機５４
６ｂよび３４８からの出力ラインにそれぞれ接続されて
いる。データ・パリティチェック回路３２８およびアド
レス・パリティチェック回路３６２はプロセッサ・モジ
ュール１０のすべてのデータ転送動作に対してＡバス４
２の信号のパリティを検査する。パリティチェック回路
５２０および３６６はＢバス４４の信号に関して同じ機
能を行なう。アドレスパリティは、機能またはサイクル
定義を含むアドレス信号とデータ信号とがサイクルの異
なる段階で生じる限り、データパリティとは別であると
いうことを注記しておく。各段階Ｋｋいて各組のバス導
体は検ｉされるそれ自身のパリティを有する。 例示の記憶装量１６はまた、複式化されていない状態お
よび制御手段３６８を有する。この段３６８はパリティ
・エラー信号、コンパレータ障害信号、およびＥＣＣ段
３２０からのＥＣＣ徴候（シンドローム）信号を受信す
る一０段３６Ｂは記憶装置における多数の他の素子と接
続されているが、どれら結線は説明を簡単にするために
大部分が省略されている。バス誤り段３７０は段３６８
と接続されており、またトランシーバを介してＸバス４
６の導体に接続されている。これｋついては第１０図を
参照して後述する。 第９図に示すこの構、成によれば、記憶装置１６はパー
トナ−装置１８（第１図）なしに動作可能であり、そし
てなお、集積回路チップのＲＡＭ２９０．２９２におけ
る単一の障害を検出し、補正することができる。その上
、装置１６は、パートナ−装置１８とともに、高率の単
一素子障害を検出することができ、かつ障害のある配憧
装曾１６．１８を不能化することによって機能を続行す
ることができる。さらに、バス構造体３０の誤りをチェ
ックし、そしてそのような誤りが検出された場合にシス
テムの他の装置に報知するのは第１図のシステムの記憶
装置１６．１８である。この構成は好ましいものと思わ
れるが、他の装置が記憶装置でのバス誤りのチェックの
代りに、またはそれに加えるに、この動作を行なうよう
に構成してもよい。パリティチェック回路３２８．３３
０．３６４、および３６６、ならびにコンパレータ５２
６および３６２はバスの障害を検査する。以下の記載か
らも明らかとなるように、記憶装置１６は、プロセッサ
・モジュール１０の他の装置が、例えば配憶装置１６．
１８の動作において検出された障害を餘断するために、
アドレスすることができるＩ１０装置として、機能する
ことができる。 第１０図は例示の記憶装置１６のＥＣＣ１１候信号およ
びパリティ・エラー信号に応答する第９図のバズ°誤り
段３７０を示す。ＯＲゲート３７２はパリティ−チェッ
ク回路３２８がその出力ライン５２８８に発生するＡバ
スに対するデータパリティ・エラー信号を受信し、かつ
ライン５６４１１のパリティチェック回路３６４からの
Ａバス出力に対するアドレスパリティ・エラー信号を受
信する。 同様に１ライン３３０ａに発生されるＢバスに対するデ
ータパリティ・エラー信号およびライン５６６８に発生
されるＢバスに対するアドレスパリティ・エラー信号が
別のＯＲゲー）５７４に供給される。Ａバスに対する誤
り信号およびＯＲゲ−）３７２に対する入力のいずれか
、がトランシーバ多７６を作動させてＡバス誤り信号を
発生させる。この信号はモジュール１０のすべての装置
に通信するためにＸバス４６に供給される一同様に１Ｂ
パスに対する誤り信号およびＯＲゲート３７４に対する
入力が別のトランシーバ３７８を作動すせ、Ｂバス誤り
信号を発生させる。この信号はＸバス４６に供給される
。第２図はいずれかのバス誤り信号が発生されたときの
プロセッサ・モジュール１０の動作を例示している。 各トランシーバ３７．６および３７８はまた、マルチプ
レクス制御論理段５８０に接続されている。 この段３８０はマルチプレクサ３０４および３０６に対
する追従Ａおよび追従Ｂ選択信号を発生する。 トランシーバ３７６は、記憶装置１６によってドライブ
されたときでも、バス構造体から受信したＡバス誤り信
号を論理段３８０に供給し、同様にトランシーバ３７８
はＢバス誤り信号を供給する。 論理段３８０は通常、両追従信号を発生する。論理段３
８０が単一の追従信号を発生し、追従されていないバス
に対するバス誤り信号を受信すると、この論理段は同じ
単一追従信号を保持する。しかしながら、単一の追従信
号を発生し、追従されているバスに対するバス誤り信号
を受信したときには、他方の追従信号のみを発生する。 第９図のパリティ発生器３３２．３３４．３５６およ−
び３５８、チェックビット発生器６４ｏ、ならびにＥＣ
Ｃ段３２０の動作について２つの８ビツトバイトよりな
る１６ビツトメモリワードを一例にとって説明する。記
憶装置１６がバス構造体から受骨する各データワードは
１６ビツトの長さに、第５図において上記したＣＰＵ部
分のパリティ発生器９２によって例えば導入された１パ
リテイビツトを加えたものである。パリティチェック回
路３２８および３２ｆｌは記憶装置１６に供給されるデ
ータのこのパリティを検査し、各入力ワードの８データ
ビツトのみを各バスマルチプレクサ３０４および５０６
ｋＣ供給する。パリティ発生器３３２．３３・４．３３
６および３３８はＡパスから受信したデータワードに対
するおよびＢバスから受信したワードに対するバイトパ
リティを発生する。従って、各マルチプレクサ３０４お
よび３０６は２つの９ビツト入力を受信し、その出力に
選択された一方を供給し、各バスマルチプレクサ、チャ
ネルマルチプレクサおよび９ビツトの書込みレジスタに
合計１バイト長の間その信号を供給する。 チェックビット発生器３４０は各９ビツトバイ）Ｋ２つ
の別のパリティビットを加え、各バイト長を１１ビツト
にする。これら１１ビツトはすべて各ＲＡＭ２９０．２
９２に書込まれる。かくして、例示の記憶装置１６は各
１６ビツトデータワードに対する２２ビツトメモリワー
ドな記憶する。 これら誤りチェックおよび補正ビットが各１６ビツトの
データに付加されるコードは次の表に記載されている。 この表において、データワードビットは１５ないし００
と番号が付けられており、またパリティ発生器によって
およびチェックビット発生器によって導入されるメモリ
チェックビットは５ＣないしＯＣと番号が付けられてい
る。このＥＣＣコードの有効さは、大部分くおいて、こ
の配憶装置が２つのバイト処理部分、２つのバイト記憶
ＲＡＭを使用し、そして各ＲＡＭを２つの同一のアドレ
スおよび制御回路部分の一方で制御するという事実に由
来する。１つのＲＡＭ２？０．２９２は次表のコードの
１５ないし０８と指示されたデータビットおよびチェッ
クビット４Ｃ。 ３Ｃおよび２Ｃを記憶する。他方のＲＡＭは０７ないし
００のデータビットおよびチェックビット５Ｃ，ＩＣお
よびＯＣを記憶する。メモリワードの各デー９バイトが
他方のバイトから発生されたパリティビットを含むこと
が好ましい。 表 １５　１４１３１２１１１００９０８０７０６０５０４
０５０２０１　ＤＯＸＸＸＸＸＸＸＸ　　　　　　　　
　　　　　　　５ＣＸＸＸＸＸＸＸＸ４Ｃ ＸＸ　　　　Ｘ　　　　　ＸＸＸ　　　　Ｘ　　　　　
Ｘ５ＣＸＸＸＸ　　　　　　　　　ＸＸＸＸ　　　　　
　　　２０Ｘ ＸＸＸＸＸＸＸＸｏＣ 上表によれば、チェックピッ）５Ｃはデータビット０８
ないし１５に偶数パリティを提供するよ５１１Ｃ発生さ
れる。チェックビット４Ｃも同様であるが、ただしデー
タビット００ないし０７に関してである。これに対し、
チェックビット３Ｃはデータビット００．０３．０５．
０６．０８．１１．１３および１４に奇数パリティを提
供するよ５に発生される。残りの各チェックビットもま
た、指示されたデータビットに奇数パリティを提供する
よ５に発生される。 記憶装置１６がパートナ−装置１８なしに使用されると
、上表のこの６ビツト誤り補正コードは単一のＲＡＭの
障害の補正を可能゛にする。その上、記憶装置１６がパ
ートナ−装置１８とともに動作すると、これらパードナ
ー同志の装置は各装置の誤りを検出することができ、か
ついずれかの装置を、他方の装置が正常な動作を続ける
間、その上の信号をバスにドライブしないように隔絶す
ることができる。上表の６ビツト誤りコードは単一ビッ
ト誤りのソースが位置決定されることを可能にする。状
態および制御段３６８は引続くアクセスに対する誤りの
アドレスを記憶する、および徴候を記憶するための障害
レジスタを含む。 上表のコードが記載した特徴を有する記憶装置に提供す
る信頼性は次のように説明することができる。記憶装置
１６が２つのＲＡＭ　２９０および２９２に記憶する２
２ビツトメモリワードは２２２の可能状態を有する。こ
れらのうちで２１６のみが有効である、すなわちＥＣＣ
段３２０に０徴候を発止する。有効メモリワード状態の
無効メモリワード状態貫対する比率は２１６を２２２で
割ったもの、すなわち／６４　　である。 それ故、ランダムメモリワードの妥ンプルは６３メモリ
ワードの、６４メモリワードごとのＥ、ＣＣ段３２０か
らの０でない徴候に対する比を生じる。その結果、アド
レスおよび制御回路１６ｆのいずれかの部分に、すなわ
ちメモリワードの半分を不適正にアドレスまたは可能化
する１つのアドレスおよび制御段３５４．３５８または
１つのバッファ５５６．５６０に、障害がある場合には
、その結果のメモリワード（その半分が適正にアドレス
および可能化され、残りの半分が不適正にアドレスおよ
び可能化された）はランダム状態を有するとみなし得る
。６４回のうちの６３回、この記憶装置は読取り動作中
、ＥＣＣ段３２０からの０でない徴候を通じてこのよう
な障害を検出する。 その結果の０でない徴候はそれが生じる記憶装置１６．
１８をオフライン状態に切換えさせるが、しかしパート
ナ−装置を正常な動作状態のま−にする。オフライン状
態の記憶装置は、制御段３６８において実行されるよう
に、診断呼掛は信号を受信し、処理するが、しかしその
ような呼掛けに応答する以外にはバス構造体へ信号をド
ライブしない。 記憶装置のアドレ不および制御部分１６ｆの障害はさて
おいて、フォーマット部分１６６の素子の障害はパリテ
ィによって検出される。パリティ発生器３５２．３５４
．３３６および３３８はトランシーバ５００，５０２の
出力に直接バイトパリティを発生する。記憶装置１６は
このバイトパリティを部分１６ｆを介して伝送し、チェ
ックビット発生器３４０がメモリワードに導入する２つ
のチェックビットを発生するためｋそれを使用する。Ｅ
ＣＣ段３２０は読取り動作中０でない徴候を発生するこ
とＫよって記憶装置１６の書込みデータ路における障害
を検出する。このＥＣＣ段はまた、データ読取り路、す
なわちバスドライブ用マルチプレクサ５００．３０２に
対する入力に至るま、でのＲＡＭからマルチプレクサ２
９８までのデータ路、の任意の素子の誤りを生じる障害
を構造する。 例示の記憶装置は複式化されていない部分の、例えばＥ
Ｃ０段３２０、状態および制御段５６８あるいはパリテ
ィ発生器の、障害を保守ソフトウェアによって検出する
。しかしながら、記憶装置のこの部分における誤りはそ
れだけでは恐らく誤りデータをＡバスまたはＢバスに発
生しない。 第９図および第１０図をさらに参照すると、ＥＣ０段３
２０からの徴候信号は状態および制御段３６８に供給さ
れる。０でない徴候信号はドライバ３８４（第、１０図
）を作動させ、高速ＥＣＣ誤り信号を発生させてそれを
”Ｘバス４６に供給させる。０でない徴候信号はまた、
ＡＮＤゲート３８２を可能化して選択されたクロック信
号に応答させることにより、トランシーバ３７６および
３７８からＡハス誤り信号およびＢハス誤り信号の両方
を発生させる。 上記したように、記憶装置１６はメモリ読取りおよび書
込み動作と同時に上述の障害検出動作を遂行する。記憶
装置が読取りデータをバスにドライブしている時間段階
中に障害が検出された場合には、ＥＣ０段３２０からの
０でない徴候信号が第１０図のドライバ３８４に同じ時
間段階中、高速ＦＣＣ信号を発生させる。この信号は、
メモリＥＣＣ誤りが現時間段階に生じているということ
をＣＰＵ１２．１４に報知する。トランシーバ３７６お
よび３７８は次の時間段階中、Ａハス誤。 りおよびＢ　ハス誤り信号を、あるいはそれらの一方を
適轟としてドライブする。誤りが検出された後第２番目
の時間段階において、記憶装置は正しいデータをバス構
造体にドライブすることができる。正しいデータはＦＣ
Ｃ段３２０において発生された補正データを記憶する旧
データレジスタ３２２および３２４から到来する。すな
わち、各旧データレジスタ３２２および３２４はＥＣ０
段３２０から受信した補正された読取り、データを記憶
することができる。代りの方法として、２つの記憶装置
を有するモジュールにおいては、正しいデータは障害の
ないパートナ−装置の旧データレジスタ３２２および３
２４から到来する。 第９図１さ゛らに参照して、各アドレスおよび制御段３
５４および５５８はチャネル・ビジィ信号訃よびチャネ
ル・ドライブ・バスと指示された別の信号を発生するこ
とができる。メモリ状態および制御段５６８のＡＮＤゲ
ート３８６（第１０図）は２−？のビジィ備考によって
作動され、トランシーバ３８Ｂをドライブして第２図を
参照して上記した高速ビジィ信号およびビジィ信号を発
生させる。別のＡＮＤゲー）３９０（第９図）が、両ド
　□ライブ・バス信号が存在するどきにのみデータトラ
ンシーバ３００および３０２を可能化する出力可能化信
号を発生する。この構成によれば、アドレスおよび制御
回路１６８の２つのチャネルがドライブ・バス信号を同
時に発生しないときには、記憶装置は、所望のように、
バス構造体へデータを転送することを不能にされ、潜在
的に障害のあるデータがコンピュータシステムの他の装
置に伝送されることを防止する。記憶装置のクランプ段
３４４は電源故障の場合に潜在的に障害のあるデータが
トランシーバ５００，５０２に供給される゛ことを防止
する。第９図および第１０図の上述の特徴を有する記憶
装置は多数のメモリサイクルを実行すること力ｉもきる
。メモリ読取りサイクルにおいて、メモリから読取った
データはそれがＥＣ０段３２０に供給されるのと同じ時
間段階においてトランシーバ５００，３０２を通じてバ
ス構造体３１Ｃ供給される。この段が０でない徴候を発
生する場合には、配憶装置は同じ時間段階中、高速ＥＣ
Ｃ信号を発生し、それをＸバス４６を介して５ｐｕ１２
’、１４（第１図）Ｋ送信する。ＥＣＣ段は補正された
データワードを発生し、引続く時間段階中、マルチプレ
クサ２９８およびトランシーバ３００，５０２を介して
バス構造体に送給するために、このデータワードを旧デ
ータレジスタ３２２．３２４に記憶する。 完全なデータワードの通常の書込み動作を実行するに加
えて、記憶装置はバス構造体からの単一データバイトの
みについて書込み動作を実行し得る。この動作のために
、記憶装置のナトレス制御部分は、完全６データワード
が書込まれるべきであるときに生じるような、上部デー
タ有効および下部データ有効の両信号を受信せず、これ
ら制御信号の一方のみを受信する。単一のデータ有効信
号のみの受信に応答して、記憶装置は初めＫ　ＲＡＭ２
９０．２９２からアドレスされたロケーションに記憶さ
れたワードを読取り、バス構造体から受信、シた新しい
データバイトとともにそのワードの１バイトを使用して
完全なデータワードをアセンブルする。新しいバイトは
１つのパリティ発生器３３２．３５４．３５６または５
３８からの１パリテイビツトを受信する。旧バイトはす
でに１パリテイピツトを有している。新しくアセンブル
された８ビツトワードはメモリに書込まれる前にチェッ
クビット発生器５４’０からの４つの追加のチェックビ
ットを受信する。かくして、記憶装置は完全な補数のパ
リティおよびチェックピックを有する旧データバイトに
加えるに新しいデータバイトを含む完全な２２ビツトワ
ードを記憶する。 記憶装置１６．１８が実行し得る他のメモリサイクルは
ＲＡＭ　２９０．２９２から完全なワードを読取り、そ
れをトランシーバ３００，５０２を介してバス構造体へ
ドライブし、同じデータをバス構造体から受信し、すべ
てのＥＣＣビットの再計算とともにそれを再び同じアド
レスに書込むことである。このメモリ動作は、例えば、
パートナ−装置の１つの記憶装置の内容を複写するのに
有用である。すなわち、一方の記憶装置をパートナ−の
記憶装置で最新のものにする゛ために、システムはハー
ドナーの記憶装置から読取ってその結果のデータをバス
構造体に与え、そのデータをバス構造体から前記一方の
記憶装置の同じロケーションに書込むことができる。一
方の記憶装置から読取った任意のデータは、この記憶装
置のトランシーバ３００，３０２の出力可能化信号を禁
止することＫよって、バス構造体へドライブされない。 例示の記憶装置は、かくして、オンライン状態の記憶装
置からオフライン状態の記憶装置１ｉＫ１つの多段階メ
モリサイクルにおいて書込むことができる。 周辺制御装置 第１図のプロセッサ・モジュール１０の通信制御装置２
４は、パートナ−の装置２６、ならびに同様の他の制御
装置２０．２２．２Ｂ、３２および３４を代表し、バス
構造体３０に接続されたバス・インターフェース部分２
４ａを有し、かつ通信パネル５０に接続された通信装置
に対して論理およびデータ転送動作を提供する２つの並
列制御段２４ｂおよび２４Ｃを１し、かつ通信パネル５
０に接続された通信インターフェース部分２４ｄを有す
る。第１１図は通信制御装置２４、％にバス・インター
フェース部分２４ａの素子の簡単化した構成図である。 ２つのチャンネル選択マルチプレクサ４００および４０
２はそれぞれ別個の一組の受信機を介してＡパス４２か
らおよびＢバス４４から入力信号を受信するように接続
されている。 これらマルチプレクサはいずれかのバスから各制御部分
２４ｂ、２４Ｃに信号を供給するためのクロスオーバー
回路を形成する。か（して、両制御部分２４ｂ、２４Ｃ
はＡバス４２からまたはＢバス４４から入力信号を受信
することができる、または一方の制御部分が一方のバス
から信号を受信し、その間他方の制御部分が他方のバス
から信号を受信することができる。 マルチプレクサ４００，４０２は各マルチプレクサが受
信する、追従Ａ信号および追従Ｂ信号と呼ばれる選択制
御信号に応答してこの動作を行なう。すべての素子が適
正に機能している第１図のモジュール１０において、両
追従信号は存在し、従ってマルチプレクサ４００は制御
部分２４ｂにＡバスから受信した信号を供給し、マルチ
プレクサ４−０２はＢバスからの信号を制御部分２４Ｃ
Ｋ供給する。 マルチプレクサ４００は、−例として、断定追従Ａ選択
信号に応答して出力端子１（、Ａバス４２から受信した
信号を供給する。断定追従Ａ選択入力はマルチプレクサ
を切換えてそれがバス４４から受信した信号をその出方
端子に供給させる。マルチプレクサ４．０２は全く同じ
に動作し、追従Ｂ信号に応答してその出力端子にＢバス
から受信した信号を供給し、他方、追従Ｂ選択入力はＡ
バス信号をマルチプレクサ出力に発生する。第４図およ
び第５Ａ図のＣＰＵマルチプレクサは、記憶装置のマル
チプレクサ（第９図）が動作するようｋ。 各指定された選択信号に応答してこの態様で動作する。 しかしながら、好ましい実施例においては、各ＣＰＵ１
２および１４、ならびに各記憶装置１６および１８は両
方のバスからではなくてＡバスまたはＢバスから受信し
た入力信号を処理し、これに対し各周辺制御装置２！、
２２．２４．２６．２８．３２、および３４は追従Ａお
よび追従Ｂ信号に応答してＡバスおよびＢバスの両方か
ら受信した入力信号を処理する。 制御部分２４ｂは°通信制御装置に対しては１つまたは
それ以上の通信パネル５０（第１図）である出力装置を
ドライブし、そして制御装置からの信号をバス構造体３
０ヘトライブする。他方の制御部分２４Ｃはこれら動作
をチェックするための信号を発生する。従って、ドライ
バ４０４はドライブ制御部分２４ｂからのバス出力信号
なＡバスおよびＢバスの両方に供給する。コンパレータ
４０６はこれら出力信号をチェック制御部分２４Ｃから
の対応する°出力信号と比較する。無効比較に応答して
、コンパレータはいわゆるプロークン・クリップフロッ
プ４０８を切換えてドライバ４０４−を不能化する。こ
のように不能化されると、ドライバはどの入力信号を受
信したかには関係なく信号をバス構造体へドライブしな
い。 第１１図をさらに参照すると、マルチプレクサ４００．
４０２、ドライバ４０４、コンパレータ４０６、ならび
にフリップフロップ４０８は制御装置２４のバス・イン
ターフェース部分の一部である。この部分はまた、クラ
ンプ回路４１０を含み、このクランプ回路４１０は電力
故障検出器４１２によって決定される制御装置２４にお
ける電力故障の検出に応答してドライバ４０４に対する
ドライブ制御部分２４ｂからの出力ラインを接地にクラ
ンプする。これは制御装置２４が潜在的に障害のある信
号をバス構造体に供給することを防止する。検出器４１
２は一般に電力故障の発生に十分に早く応答して正常な
動作から電力故障による不作泰状態への転移中、ドライ
バ入力ライ“ンを不動作状９Ｍ）／Ｃクランプする。 第１１図はまた、障害検出器４１４がドライブ１Ｊ御部
分２４ｂと通信パネル５０を相互接続する１８号ライン
に接続され、チェック部分２４Ｃが発生する信号に対し
てこれらラインの信号を検査することを概略的に示し−
ている。それによって障害検出器は制御装置２４の動作
における別の゛障害状態を検査する。障害検出器４１４
からの結果としての障害信号は指示されているように、
各制御部分２４ｂおよび２４Ｃに供給される。 バス・インターフェース部分 第１２Ａおよび１２Ｂ図は通信制御装置２４のインター
フェース部分２４ａの好ましい一実施例をさらに詳細に
示す。各図はまた、バス誤り信号に対するインターフェ
ース部分のＡバス４２およびＢバス４４の導体に対する
−１およびＸバス４６の導体に対する接続を示している
。このインターフェース部分は第１図のモジュール１０
の各制御装置において使用されることが好ましい。 例示の制御装置インターフェース部分２４・はムパス４
２のサイクル・リクエスト導体および調停導体に、調停
回路２６４に対する第！１１Ｋを参照して記載ｔた態様
で、接続された調停回路４１６を有する。同様の調停回
路４１Ｂが同じ態様でＢバスのサイクル・リクエストお
よび調停導体に接続されている。制御論理４２０は、制
御装置２４が第２図を参照して記載したように調停段階
にあるときに、２つの調停回路４１６および４１８を図
示する調停可能化（ムｒｌｋＫｍ）信号で作動させる。 制御装置２４がパス構造体５０へのアクセスを要求する
最高優先度の装置であるときに発生する各調停回路４１
６および４１Ｂからの許可信号出力は２つのマルチプレ
クサ４２２および４２４のそれぞれに供給される。これ
らマルチプレクサは追従ム信号および追従Ｂ信号に応答
して記憶装置の動作のために要求きれる許可Ｄ（ドライ
ブ）および許可Ｃ（チェック）の両信号を発生する。 ２つのマルチプレタ？４２２．４２４からの結果として
の許可りおよび許可Ｃ出力信号は制御装置２４を可能化
してデータ転送サイクルの間パス構造体へＩＩＪをドラ
イブさせる。 アドレス信号をバス構造体へトチイブするために、パス
中インターフェース部分２４ｍはムパス４２の賃イタル
定義、物理的アドレス、およびアドレスパリティ導体に
接続された出力ラインを有するムパス・アドレストフィ
バ４２６（第１２Ｂ図）を有する。同様の１パス・アド
レストフィバ４２８が同じ態様でＢパス４４の導体に接
続されている。制御論理４２Ｇからのアドレス可能化（
ムｄｄｒ　Ｋｍ　）信号は動作サイクルの定義段階中、
アドレストフィバ４２６および４２Ｂを可能化する。両
ドライバ４２６および４２Ｂに対する入力信号は第１１
図のドライブ制御部分２４ｋからのアドレス信号および
制御論理４２０（＃１１２ム図）からのナイクル定義信
号である。その上、各データバスドライバは共迩にアド
レスおよびサイクル定義バリテ・イ発生器４３４からの
アドレス・パリテイデイジツ、トを受信する。このパリ
ティ発生器に対する入力信号は２つのドライバに供給さ
れる出力アドレスおよびサイクル・定−信号である。コ
ンバレー＃４３６はドライブ制御部分２４ｂからのティ
ン４５０および４３２の出力アドレスおよびｆイクル定
義信号を、チェック制御段２４＠がライン４３８および
４４０に発生する対応する信号と比較する。コンパレー
タ４５４からのアドレス比較信号はライン４４２に発生
される。ダイオードクテンプ段４４４はクランプ信号に
応答してドライバ４２６および４２８に対するすべての
入力フィンを接地にクランプする。 第１２Ｂ図のインターフェース段はＡパス・データドラ
イバ４４６でパス構造体ヘデニタを供給し、このデータ
ドライバ４４６の出力はムパス４２のデータ信号、デー
タパリティ、ならびに上部データ有効および下部データ
有効信号の導体に接続されている。制御論理４２０はこ
のドライバ、ならびにＢバス４４の対応する導体に接続
された同一のドライバ４２８を、動作サイクルのデータ
転送段霧中データ可能化信号で可能化する。２つのドラ
イバ４４６．４４Ｂに対する入力信号は制御装置のドラ
イブ制御部分２４ｂからの出力データ、上部データ有効
、および下部データ有効信号である。これら信号はライ
ン４５０．４５２、および４５４のインターフェース部
分に供給される。 データパリティ発生＠４５６がまた、これらラインに接
続されており、データパリティビットを発生する。この
データパリディピットは２つのデータドライバ４４４お
よび４４８に供給される。 アドレスコンパレータ４３６とともに第】１図のコンパ
レータ４０６の一部であるデータフンパレータ４５８は
ライン４５Ｇ、４５２おＹび４５４でドライバ４４６お
よび４４８に供給される信号を、チェック制御部分２４
＠が導体４４０，４４２および４６４に発生する対応す
る信号と比較する。 その結果のデータ比較信号はツイン４６Ｂに発生さもる
。ダイオードクランプ４７０はデータドライバ４４６お
よび４４８に対するすべての入力フィンに接続されてお
り、そしてクランプ信号に応答してこれらラインを接地
電位に固定する・各データライン４５０および４６０が
ドツイパ４４６および４４Ｂにそれぞれ供給するデータ
は状態情報を含み得る。この状態情報は、例えば、タイ
プおよび修正状態のような制御装置識別情報、ならびに
アイドル、ビジィ、ブ璽−クン・、および割込状態のよ
うな動作状態を含む。制御装置はそのような状態情報を
、通常の技術で行なうことができるように、状態レジス
タに記憶し、そして代表的にはＣＰＵからの呼掛けに応
答してそれをムパスおよびＢバスにドライブする。 第１２Ａ図をさらに参照して、通信制御装置２４はムパ
ス４２からサイクル定義およびアドレス受信機４７２で
アドレスおよびサイクル定義信号を受信する。同様の受
信機４７４がＢパス４４から対応する信号を受信する。 各受信機４７２．４７４はサイクル定義信号および選択
されたアドレス信号をサイクル定義およびアドレスデコ
ーダ４７６および４７８にそれぞれ供給するｂデコーダ
４７６は制御装置２４をナトレスするムパス４２の信号
に応答してＭＥＡと指示された断定出力信号を発生する
。この信号および受信機４７２からの他のアドレス信号
は２チヤンネルマルチプレクサ４８０．４Ｂ２の入力に
供給される。マルチプレタ９４８０．４８２は調停マル
チプレタす４２２および４２４と同じ態様で追従ムおよ
び追従Ｂ信号で作動される。マルチプレクサ４８０から
の導体４８４および４８６をそれぞれ介してのＭＩＤ（
トチイブ）信号およびアドレス信号はラッチ４９０に供
給される。このラッチは、タイミング信号に応答して、
トチイブ制御部分２４ｂが不作動状態にある。すなわち
データ転送サイクルに関与していないときに発生するア
イドル信号によってこれら信号を記憶するように可能化
される。 マルチプレクサ４８０がライン４８４に、トチイブ制、
御部分２４ｂがアイドル信号を発生していないときに、
すなわちアイドル状態にないときに、ＭＩＣＤ信号を発
生する場合には、制御部分は制御論理４２０を作動させ
てＸパス４６に供給されるパスビジィ信号を□発生する
。第２図を参照して、この信号はＭＥ　Ｄ信号を発生し
たデータ転送サイクルをア＆−）させる。 ランチ４９０に挿入されると、サイクル定義およびアド
レス信号は制御装置２４のドライブ制御部分に供給する
ためにライン４９２．４９４から利用できる。同様のラ
ンチ４９６が！ルチプレタｆ４８２からのＭＥＣ（チェ
ック）およびアドレス信号出力を、チェック制御部分２
４ｃがアイドル状態にあるときに、記憶する。 第１２ム図に示すデータ受信機４９８および５００はム
パスおよびＢパスのデータならびに上部データ有効およ
び下部データ有効信号をそれぞれ受信し、そして対応す
るデータならびにデータ有効信号を別の２つのチャネル
マルチプレタす５０２および５０４のそれぞれに供給す
る。追従ムおよび追従Ｂ信ｉが各マルチプレタ９５０２
および５０４を作動させ、レジスタ５０６および５０８
がこれらマルチプレクサか、シのＦライブチャネルおよ
びチェックチャネルに対するデータおよびデータ有効信
号をそれぞれ受信する。各ラッチ５０６および５０８に
り冒ツク挿入されるデータおよびデータ有効信号はドラ
イブ制御部分２４ｂに供給するためにライン５１０およ
び５１２で利用でき、そして同様に制御装置のチェック
チャネルに対するラッチ５０８からのライン５１４およ
び５１６で利用できる。 データ受信機４９Ｂおよび５００はまた、プルセラす・
モジュールの別の装置、一般的にはＣＰＵからの命令お
よび指令情報を受信することができる。この情報はこれ
ら受信機からラッチ５０６および５０Ｂへ転送される。 第１２ム図にさらに示すように、ランチ５０６は、ＭＥ
ム信号の制御のもとで、情報を指令レジスタ５１８にお
よび状態制御段５２０に転送するように接続されている
。 指令および命令情報は制御装置の動作を制御するために
指令レジスタ５１８を作動させて員なる指令ライン５１
８ａにそれでれ指令を発生させ、かつ状態制御段を作動
させて追従ム設定、追従ｌ設定、追従ムおよび追従Ｂの
両方を設定、ならびにリセット設定のような制御信号を
発生させる。ラッチ５０８は同−組の指令レジスタおよ
び状態制御段に接続されている。 例示のバス・インターフェース部分２４ｍはざらにムパ
ス４２のバス誤り導体に接続されたトランシーバ５２２
（第１２１図）を有し、かつＢバス４４の対応する誤り
導体に接続された同様のトランシーバ５２４を有する。 各トランシーバ５２２．５２４からの入力誤り信号は追
従真論理５２６および追従Ｂ論理５２８に供給される。 前者は追従車信号および論理的補数を発生し、後者は追
従Ｂ信号および論理的補数を発生する。これらは許可ル
ート割当てマルチプレク？４２２および４２４、アドレ
スルート割当てマルチプレクサ４８０および４８°２、
およびデータルート割当て！ルチプレタｔ５０２および
５０４を動作させる信号である。 娯りを生じる障害が検出されないときの動作の好ましい
一態様においては、マルチプレクサ４２２．４８Ｇおよ
び５０２はマルチプレクー９４２４．４８２および５０
４のＢパスで受信・した信号に屑する応答と同時にムパ
スで受信した信号に応答する。ムパスに関し、て検出さ
れた誤りは追従論理５２６に追従ム信号を不能にさせ、
それによって！ルナプレタナ４２２．４８０および５０
２を切換えてＢパスからの入力信号をそれぞれの出力端
子に供給させる。対応的に、Ｂバスに関する誤りの検出
は各対の他方のマルチプレクサ、すなわちＹｋチプレタ
サ４２４．４８２および５０４を切換える。 課り）フンシーバ５２２および５２４はまた、動作の調
停ＲＷＩにありかつ両バスを追従しているときにはいつ
でも、インターフェース部分内で検出された論理誤りに
対応して論理誤り回路５３０により誤り信号なムパスお
よびＢバスにドフイプする。この回路５３０は、調停回
路４１６および４１Ｂが矛盾する許可ムパスおよび許可
１バス信号を発生する場合に、誤りム設定信号および誤
りＢ設定信号を発生する。これら誤り設定信号はトラン
シーバ５２２ｉよび５２．４に供給するためにレジスタ
５３２および５３４に記憶される。電力故障がクランプ
信号を発生する場合には、タランプ回路５５６はトラン
シーバ５２２および５２４に対する入力ツインを接地に
クランプする。 第１２図に示すように、制御装置のパス・インターフェ
ース部分２４ｍはパス信号を受信するために絶えずオン
の、ムパスおよびＢパスからの信号の受信機の全部とと
もに動作する。誤りトランシーバ５２２および５２４の
受信機部分は、従って、ムバス誤りおよびＢバス誤り導
体の信号に応答し、システムの他の装置がこれらパス導
体のいずれかに適当な誤り信号を供給するときにはいつ
でも、ティン５２３にムバス誤り信号をおよび、または
ティン５２５にＢバス誤り信号を発生する。 追従論理５２６および５２８は、代表的にはＣＰＵ１２
．１４からの信号に応答して、これらパス誤り信号に、
およびバス構造体から受信した追従命令に応答する。特
に、追従論理５２６．５２８が命令を受信して両パスに
応答すると、追従論理に追従Ａ信号および追従Ｂ信号の
両方を発生する。 他の受信した命令に応答して追従論理は一方の信号また
は他方の信号を袖ｔするが、両方の信号は発生しない。 追従論理が追従−信号のみを発生しており、かつ誤りＡ
トランシーバ、２２がムバス誤り信号をこの論理に供給
すると、回路は切換わって追従Ｂ信号のみを発生する。 逆に、論理５２６．５２８が追従Ｂ信号・のみを発生し
ており、かつトランシーバ５２４からＢバス誤り信号を
受信すると、論理は追従ム鋲り信号のみを発生するよう
に切換わる。論理５２６．５２８′ＩＮ一方のパスに対
する追従信号のみを発生しておりかつ他方のバスに対す
るパス誤り信号を受信すると、論理は同じ一方の追従信
号を発生し続ける。追従論理５２６．５２Ｂが同じクリ
ツタ段階において両トフンシーバ５２２および５２４か
らバス誤り信号を受信した場合には、論理は追従ムおよ
び追従Ｂ信号の現状態を変化させない。この状態はＣＰ
Ｕ１２．１４が第６図を参照して記載したように無効比
較または無効パリティを検出したときに生じる６その他
の場合は、プルセッサ・モジュール１０に対スる草書状
態であり、記憶装置１４．１．８はそのような誤り状態
を殆んど検出してＦＣＣ誤りを発生するＯ サイクル５ｉ）′義およびアドレス受信機４７２および
４７４０１２１図）はパス構造体から受信したサイクル
定義およびアドレス信号に応答し、そしてアドレスマル
チプレクサ４８Ｇおよび４８２に供給される追従ムおよ
び追従Ｂ信号の状態に従ってムパスおよび１またはＢパ
ス）ら受信した信号をチッチ４９０および４９６に記憶
する。同様に、データ受信機４９８および５Ω０はムパ
スおよびＢバスのデータならびにデー）有効およヒテー
ｆｉハリティ信号に応答し、そしてマルチプレクサ５０
２および５０４に供給される追従信号に従って対応する
入力データを両チッチ５０６および５０８に記憶する。 第１２図の制御装置２４の例示のパス・インターフェー
ス部分はドライブ制御部分２４ｂ（第１１図）からのア
ドレス信号出力をパイティピットとともにアドレスドラ
イバ４２６および４２Ｂを通じてムパスおよびＢバスの
両方へドライブする。同様に、データドライバ４４６お
よび４４８はドライブ制御部分２４ｂからのデータ出方
をパリティ発生器４５６からのパリティビットとともに
ムパスおよびＢバスの両方に供給する。 アドレスコンパレータ４　Ｓ　６　（ｊｌｌ　２　Ｂ図
）ハドライバ４２６および４２８に供給される出力アド
レスおよびサイクル定義信号を制御装置のチェック制御
段２４ｃからの対応する信号と比較する。 第１３図を参照して後で記載するように、アドレスドラ
イバに供給されるアドレス可能化信号は、ｆｆ１ｔがコ
ンパレータ４５６に供給された後の次のり四ツタ段階に
おいて信号をバス構造体へドライブさせるために発生さ
れる。コンパレータに供給される一組のドライブ信号が
一組のチェック信号と全く同じに比較しない場合には、
アドレスドライバは可能化されない。この作用は制御装
置２４が潜在的に障害のある情報をバス構造体に供給す
ることを防止する。 同じ態様で、データコンパレータ４５Ｂはドライブ制御
部分がデータドライバ４４６および４４８に供給する出
力データおよび有効信号をチェック！ｌＩ制御部分が発
生する対応する信号と比較する。無効データ比較はデー
タ可能化信号を禁止し、それによって潜在的に障害のあ
るデータがバス構造体に供給されることを防止する。 第１２五図をさらに参照して、調停回路４１６および４
１８はマルチプレクサ４２２および４２４によって形成
されるクロスオーバーと一緒に、正常な動作中、許可Ｃ
！号と同時に許可り信号を発生する。マルチプレクｔ４
２２および４２４は３つの興なる状態で許可り信号およ
び許可Ｃ信号の両方を発生する。１つの状態において、
両パスは適正に機能しており、従って追従ムおよび追従
Ｂの両信号が存在する。この状態において、許可ムおよ
び許可Ｂの両信号はマルチプレクサが許可りおよび許可
Ｃ信号を発生するために必要である。 追従ム信号だけが存在し、追従Ｂ信号が存在しない第２
の状態において、マルチプレクサは許可Ｂ信号の状態に
関係なく、許可ム信号に応答して許可りおよび許可Ｃの
両信号を発生する。１ｓ２の状態は第２の状態の逆であ
る。すなわち、追従Ｂ信号だけが発生され、許可３信号
が単独で許可りおよびＣ信号を発生させる。 両追従信号が発生されるときに許可りまたけ許可Ｃ信号
の一方だけが発生される場合には、誤り論理５５０（３
１１２１図）は誤りム設定または誤りＢ設定信号のいず
れかを発生する。詳しくいうと、例示のプ四七ツサ・モ
ジュール１ｏにおける各制御装置はバス構造体の調停ラ
インをチェックする。この動作のために、誤り論理５３
０は追従ムおよび追従Ｂの両信号が発生されたときに許
可Ｃおよび許可りの２つの信号の一方のみの発生に次の
態様で応答する。次のクロック段階においてモジュール
の他の装置が動作サイクルを開始すると、娯り論理５３
０は許可信号を発生したパスに対して誤り設定信号を発
生する。例えば、通信制御装置の調停回路４１６．４１
８が許可Ｂ信号のみを発生して許可ム信号を発生せず、
かつ次のクロック段階で通信制御装置２４１Ｅたはパー
トナ−の装置２６以外のシステムの装置がサイクル定義
およびアドレス信号をバス構造体に供給するときには、
誤り論理５３０は許可Ｂ信号の発生がＢパス４４から受
信した信号の鋏りの結果であったこ′とを報知する。従
って、誤り論理５３０は誤りＢ設定信号を発生せる。誤
りＢトフンシーパ５２４はこの信号に応答してＢパス誤
り信号をＢパス４４に供給する。逆に、調停回路４１４
．４１Ｂが許可Ｂ信号のみを発生して許可ム信号を発生
せず、かつ−次のタロツタ段階でシステムのどの装置も
サイクル定義およびアドレス信号をバス構造体に供給し
ないときには、誤り論理５３Ｇは許可ム信号を発生しな
いのはムパス４２から受信した信号に誤りがあった結果
であったことを報知する。 それ故、誤り論理５５０は談り人トッンシーパ５２２が
ムバス誤り導体にトチイブする誤りム設定信号を発生す
る。 第１３図は第１２ム図めタイミングお′よび制御゛論理
４２０が調停可能化、アドレス可能化、およびデータ可
能化信号を発生することを防止するためのバス・インタ
ーフェース部分の別の回路を示す。バスドライバへの可
能化信号の供給を阻止するこの作用はインターフェース
・一部分における誤りの検出に応答して生じる。第１３
図は制御論理４２０におけるＦライパ可能化回路５４０
が制御およびタイミング信号に応答して、調停可能化、
アドレス可能化およびデータ可能化信号を発生すること
を示すものである。ただし、障害状態に応答してフリツ
プフｉツブ５４２がセットされ、プシークン信号を発生
する場合を除く。アリツブアレツブ５４２からのブルー
タン信号はまた、ライン５４５を通じて第１２Ｂ図の各
誤りシランシーパ５２２および５２４の送信部分にも供
給され、それらを不能化する。７リツプフ田ツブ５４２
は′１Ｎ１１１Ｉを参照して記載したプ四−クンフリツ
プ７νツプ４０８と同じであることが好ましい。 アリツブアレツブ５４２をセットしてブルータン信号を
発生させる１つの状態は逓信制御装響のバス・インター
フェース受信＠４７２および４７４がバス構造体５０か
ら受信した信号から発生するすイタル定義およびアドレ
ス信号の正当でない相違より生じる。詳しくいうと、第
１５図を参照して、コンパレータ′５４４はムパスから
ナイタル定―およびアドレス信号の選択されたものを受
信し、それらをＢバスから受信した対応するサイクル定
義およびアドレス信号と比較する。無効比較状態に応答
してコンパレータが発生するアドレス・イン無効信号は
ＯＲゲート５４８を介してＡＮＤゲー）５５０に供給す
るためにラッチ５４６に記憶される。 第１２Ａ図のサイクル定義アドレスデコーダ４７６およ
び４７Ｂが発生するＭＥム儒信号たはＭＥＢ信号の両方
ではなくていずれか一方が存在するときに、Ｎ　Ａ　Ｎ
　Ｄゲート５５２がまた、ＯＲゲート５４Ｂを作動させ
る。ラッチ５５４詔よび５５６はＭＥＡおよびＭＥＢ信
号をＮムＮＤゲートに供給するために貯える。この構成
によれば、ＯＲゲート５４Ｂは、コ“ンパレータ５４４
に供給される２組の信号が相違するときに、または一方
のＭＥ倍信号みが発生されて他方のＭＥ倍信号発生され
ないときに、ＡＮＤゲート５５０に断定信号を供給する
。制御装置が両バスに応答するように設定されたときに
、すなわち追従Ａおよび追従Ｂの両信号が存在するとき
に、かつ誤りムおよび誤りＢのいずれの信号も発生され
ないときに、これら状態のいずれかが生じる場合には、
障害が存在する。従って、ＡＮＤゲー）５５０に対する
他の入力は、図示するように、追従ム、追従１１誤りム
、および誤りＢ信号である。これら４つの入力が発生さ
れると、ＡＮＤゲート５５０はＯＲゲ−）５４Ｂからの
断定出力に応答し、ＯＲゲート５５Ｂを介してプ費−ク
ン７リツプフνツプ５４２をセットする。 かくして、第１ｓ図の回路は、バス・インターフェース
部分２４ｍが両バスに追従するように設定され、かつい
ずれのバス誤り信号も存在せず、それにも拘わらず２つ
のバスから受信したサイクル定義およびアドレス信号が
コンパレータ５４４およびＮＡＮＤゲート５２２によっ
て決迫されるように相違するときに、ブルータン信号を
発生する。ラッチ５４６．５５４および５５６はブルー
タン信号を発生する前に１り璽ツク段階の遅延を提供し
て誤りムまたは誤りＢのいずれかの信号が発生されるこ
とを可能にする。これらラッチが提供する１タイミング
段階の遅延中にいずれかの誤り信号が発生される場合に
は、コンパレータ５４４および、またはＮＡＮＤゲート
５５２が検出する不均等は制御装置２４に障害を起さ曽
るのではなく、発生された誤り＾または課りＢ信号を起
させる障害のあるバスの結果であると考えられる。そし
故、イずれかの誤り信号が１タイミング段階の遅延中発
生される場合には、制御装置２４は動作を継続し、プロ
ークン信号を発生しない。 第１６図のＯＲゲート５５８はまた、アドレスコンパレ
ータ４３６およびデータコンパレータ４５８（第１″２
Ｂ図）からの出力ティン４４２＃よび４６Ｂを受入れる
。いずれかのコンパレータからの無効比較は再びＯＲゲ
ー　）５５８にプシークンフリツプ７０ツブ５４２をセ
ットさせる。 第１５図はＯＲゲート５５８が制御比較信号の補数を受
信することをさらに示している。バス・インターフェー
ス部分２４ｍは代表的には選択された制御機能をチェッ
クするために、選択された制御信号を比較し、そのよう
な制御信号の比較の不首尾に応答してプロークン・フラ
ッグを発生する・プ掌−クン７リツプ７ｐツブ５４２は
ＯＲゲ−）５６０に供給されるリセット信号またはプル
グラム・クリア信号に応答してクリアまたはりセットさ
れる。 クリップ７０ツブ５４２からのプロークン信号はＯＲゲ
ート５６２にも供給され、ＯＲゲート５６２は７リツプ
７Ｅ１ツブ５６４をセットして保守リクエスト割込み信
号を発生させかつプロークン状態の指示器をオンにさせ
る。ＯＲゲー）５６２に対する他の入力はファン故障信
号および電力故障信号である。前者の信号は温度ｔ１碑
用ファンが障害を有することを指示し、後記する電力ｉ
路によって発生される後者の信号は制御装置に対する電
源赤故障してしくることを指示する。 第１４図Ｉ家例示の通信制御装置２４０トチイブ制御部
分２４ｂ１チェック制御部分２４ｃおよび通信インター
フェース部分２４ｄを示す。２つの制御部分２４．ｂお
よび２４ｃは本質的に同一である。それぞれはデータバ
ス５７４．５７６におよびアドレスバスｐ７８．５８０
にそれぞれ接続された！イクロプロセッｖ５７０，５７
２を有する。 りｐツク５８２．５８４は各マイク四プ讐セッナ５７０
．５７２に接続されており、ＲＡＭ５８４．５８８は各
データバス５７４．５７６にそれｆれ接続されモいる。 またへ各データバス５７４．５７６にはデータ出力レジ
スタ５９０，５９２、データ入力レジスタ５９４．５９
６、および制御入力レジスタ５９８．６００が接続され
ている。 アドレス出力レジスタ６０２．６０４が各データバス５
７４．５７６に、および各アドレスバス５７８．５８０
にそれぞれ接続されている。 ドライブおよびチェック制御部分２４ｂおよび２４ｃの
制御レジスタ５９Ｂおよび４００は第１２Ａ図のインタ
ーフェース部分のラッチ４９０および４９６にそれぞれ
記憶された制御およびアドレス信号を受信する。制御レ
ジスタ５９Ｂおよび６００はまた、バス・インターフェ
ース部分内からの他の制御およびタイミング信号を受信
し、１１１１１（１号をバス・インターフェース部分の
他の素子に供給する。データ・イン・レジスタ５９４お
よび５９６は第１２ム図のデータフッチ５０６および５
０８に記憶された情報をそれぞれ受信する。 アドレス出力レジスタ６０２および６０４は第１２１１
図のバスアドレス・ドライバ４２６および４２８にそれ
ぞれ接続され、データ・アウト・レジスタ５９０および
５９２はデータドライバ４４６および４４８に接続され
ている。 第１４図の簡単化した機能表示を参照して、例示のドラ
イブ制御部分２４ｂはアドレスバス５７８に接続された
アドレス出力レジスタ６０６を有し、かつデータバス５
７４に接続された通信制御レジスタ６０８、通信データ
出力レジスタ６１０および通信データ入力レジスタ６１
２を有する。同様に、チェック制御部分２４＠はアドレ
スバス５８０に接続されたアドレス出力レジスタ６１４
をｆＬ、かつデータバス５７６に接続されたバス制御レ
ジスタ６１６、通信データ出力レジスタ６１８および通
信データ入力レジスタ６２０を有する。 第１４図はさらに、通信バス４８を介して通信パネル５
０（第１図）に接続された通信制御装置インターフェー
ス部分２４ｄの機能上の表示を示している。例示の通信
バス４８は奇数導体６２２および偶数導体６２４と指示
された２つの同−組の導体を具備するように構成されて
いる。周辺逓信装置が一般に通信パネル５０において一
方の導体組のみに接続されている。このインターフェー
ス部分２４ｄはドライブ部分２４ｂのアドレス出力レジ
スタ６０６からの信号を２つの通信バスドライバ６２６
および６２８に供給する。一方のドライバは偶数アドレ
ス導体６２２に接続され、また他方のドライバは奇数ア
ドレス導体６２４に接続されている。アドレスレジスタ
６０６からの信号はまた、偶数アドレス・ループバッタ
比較機能゛ヲ行なうコンパレータ６５０に、およびコン
パレータ６３２に供給される。後者のコンパレータはま
た、チェック制御部分のレジスタ６１４からのアドレス
出力信号を受信する。かくして、コンパレータ６５２は
ドライブ制御部分からのアドレス出力信号をチェック−
御部分で発生された信号と比較する。 チェックチャネル・アドレス出力レジスタ６１４からの
アドレス信号はまた、奇数アドレス・ループバッタ比較
機能を行なうコンパレータ６５４に供給される。別のド
ライバ６３６が偶数アドレスドライバ６２６からの出力
アドレス信号をループバックコンパレータ６３２の別の
入力に供給し、同様のドライバ６５Ｂが奇数バスドライ
バ６２Ｂからの出力信号を奇数アドレス・ループバック
コンパレータ６３４の他方の入力に供給する。 通信バス・インターフェース部分２４ｄは同様にドライ
ブチャネルレジスタ６１０からのデータ信号出力を、通
信バス４Ｂの偶数導体組６２４に送給するドライバ６４
０に、および奇数導体組６２２に送給するドライバ６４
２に供給する。〜偶数データ・ループバックコンパレー
タ６４４はまた、レジスタ６１０からのデータ信号を、
およびドライバ６４６を介、して偶数データドライバ６
４０から−の信号出力を受信する。奇数データ・ループ
バッタコンパレータ６４８はチェックチャネルレジスタ
６１８からのデータ信号出力を、ドライバ６４２がドラ
イバ６５０を介してフィードバックするときに奇数導体
６２２に供給するデータと比較する。 さらに、通信バス４８からの制御装置２４に対するデー
多入力はデータ・イン・ドライバ６４６および６５０を
介して通信データ入力レジズタ６１２および６２０に供
°給される。別のコンパレータ６５２は、ドライブチャ
ネルデータレジスタ６１０が通信バス４８に供給する。 データをチェツタチャネルレジスタ６１８からのデータ
出力と比較する。 通信制御装置２４は次の態様で第１４図の制御部分２４
ｂおよび２４ｃ１ならびに通信インターフェース部分２
４ｄと動作する。ドライブ制御部分２４ｂは通信バス４
８および通信パネル５０を通じてアドレス出力レジスタ
６０６からのアドレスおよび制御信号で通信装置をアド
レスする。これら信号はバス４８の奇数および偶数の両
アドレス導体へドライバ６２６および６２８を遁じてド
ライブされる。ループバックコンパレータ４５０および
６′５４は各組のアドレスおよび制御導体に与えられる
アドレスおよび制御信号をチェックチャネルのレジスタ
６１４が発生する対応する信号と比較する。その上、コ
ンパレータ６３２は２つのレジスタ６０６および６１４
の出力を比較する。 ２つの制御部分２４ｂ＃よび２４ｃから通信装置に供給
するために出力される、かつコンパレータ６３２および
６５２によって検出されるアドレス信号のまたはデータ
信号の無動比較は第１５図のプ田−クンフリツプ７ｐツ
ブ５４２をセットすなわちＹ１２−クン状態に切換える
誤り信号を発生する。コンパレータ５３２および６５２
からのそれぞれ通信アドレス誤りおよび通信データ誤り
信号は、従って、第１５図のＯＲゲート５５８にも供給
される。 アドレス信号のループバッタコンパレータ６３０および
６３４で検出される、およびデータ信号のループバック
コンパレータ６４４′！５よび６４８で検出される任意
の無効ループバック比較は障害儒号を発生する。障害信
号は代表的には各データバス５７４および５７６にそれ
ぞ・れ接続された状、態しジスタ６５４および６４６を
介し“てド、ライプおよびチェックの両制御部分２４ｂ
および２４”ｃに供給される。各制御部分は代表的には
複数の選択方法の１つで処理するためにそのような任意
の障害信号を状１ｉａケージ賀ンに記憶する。例えば、
制御装置は障害信号の場合に読取り動作または書込み動
−作を繰返すように命令され得る。代りの動作モードは
単に障害を記録す・るだけで動作を継続することであり
、別の動作モードは比較障害の場合に動作を停止させる
ことである。 読取り′動作において、指定された通信装置はアドレス
、データ、おｉび制御信号に応答して代表的には状態情
報またはデータである情報を送出する。′制御装置２４
はこの情報をアドレスされた装置に接続されている偶数
データ導体または奇数データ導体で周辺装置から受信□
゛する。従って１つのデータ人カドテイパ６４６および
６５０は受信した情報をドライブチャネルのデータ入力
レジスタ６１２およびチェックチャネルのデータ入力レ
ジスタ６２００両方に供給する。これらデータ入力レジ
スタは奇数組の導体または偶数部の導体からの入力デー
タをデータバス５７４および５７６に。 それぞれ結合するセレクタとして働く。 書込み動作において、アドレスおよび制御信号をバス４
８に供給する他に、ドライブ制御部分２４ｄはデータ出
力レジスタ６１０を介してデータを両導体組のデータ導
体に送出する。コンパレータ６５２はバス４８で逓信パ
ネルに送出されているデータをチェックチャネルが発生
する対応する信号と比較する。その上、データ・ループ
バッタコンパレータ６４４および４４＠はバス４８に供
給されるデータを比較する。コンパレータ６４４はドラ
イブチャネルレジスタ６１０から出力されるデータとの
比較を行ない、またコンパレータ６４８はチェックチャ
ネルレジスダ６１Ｂから出力されるデータとの比較を行
なう。 かくして、通信制御装置インターフェース部分２４ｄは
制御部分２４ｈおよび２４ｅの動作をチェックし、通信
バス４Ｂに対する出力ドテイパをチェックし、そしてル
ープバッタコンパレータにより通信バスのｉｌ能をチェ
ックする。 通信制御装置のドライブおよびチェックチャネルは互い
に田ツターステップ同期状態で動作する。 さらに、通信制御装置は周辺通信装置と同期して動作し
、それ故パートナ−の通信制御装置２６と冒ツクーステ
ップ同期状態で動作し得る。例示の通信制御装置２４は
パートナ−装置とのこの同期を、第１４図および第１５
図を参照して次に記載するように、一方の装置２４のり
四ツタ５８２および５８４をバーシナ−装置２６の対応
するり田ツタと同期させることによって、達成する。各
制御部分２４　ｂ　ｚ　２４　ｃのりシック５８２およ
び５８４はバス構造体のＸバスから受信したシステムタ
イミング信号を計数する段を含む。第１５図は通信制御
装置の動作のためにタイ之ング信号を発生する。＃１１
４図の２′つのクロック５８２および５８４ならびに計
、数動作のためのそれぞれに対するシステムタイミング
入力ライン６５８を示す。 第１５図はまた、パートナ−の通信制御装置２６の対応
するクロック５８２′および５８４′を示している。一
方の装置のドライブおよびチェックク闘ツタ５８２およ
び５８４は各計数期間の再開を同期させることによって
同期される。さらに、各通′　儒制御装置２４．２４に
おける対のタレツタ５８！、５８４はパートナ−装置の
対のりｐツタと同期され、田ツターステップ同期動作を
行なう。 例示の制御装置２４は第１５ｖＡに示すように、ドフイ
プク田ツタ５８２が各計数期間のまさに終了時に発生す
るタレツタおよび同期信号、ならびにチェックク四ツク
５８４からの対応するクロックおよび同期信号をムＮＤ
ゲート６６０に供給す−ることによって、′この動作を
提供する。ムＮＤゲ−）６６０に対するすべての入力信
号が発生されると、ムＮＤゲートはムＮＤゲート６６４
およびＯＲゲート６６２に供給する同期状ＩＩ　（Ｉｓ
　８ｙｓｃｋ）信号を発生する。ムＮＤゲート６６４か
らの出力信号は図示するように、２つのり四ツク５８２
および５８４の再スタート入力に供給される。ＯＢゲー
）６６２はまた、第１３図のブー−クンフリップ７０ツ
ブ５４２で発生されるブセータン信号ならびに電力故障
の場合にプルセラ賃・モジュール全体のバスドライバに
対する入力をクランプするのと同じクランプ信号を受信
する。 かくして、ＯＲゲート６６２は断定出力信号を発生する
。この信号は装［２４に対しては停止状態であるが、装
置２６に対してはそうではないクランプ信号に応答して
計数することをパートナ−装置に報知する信号であり、
それ故パートナー計数ＯＫと呼ばれる。ＯＲゲート６６
２はまた、ムＮＤゲー）６６０からの同期状態信号ある
いはプロークン信号に応答してパードナー針＠ＯＫ信号
を発生する。かくしてＯＲゲート６６２からのこの信号
は２つのり田ツタ５８２および５８４が新しい計数期間
を開始する用意ができたときに、あるいは通信制御装置
２４がこやれているときに、あるいはクランプ信号が発
生されたときに１、存在する。パートナ−計数ＯＫ信号
は第１５図に示すように、パートナ−の通信装置２６の
ムＮＤゲー）６６４’の１つの入力に供給される。この
ムＮＤゲート６６４′は制御装置２４のムＮＤゲート６
６４と同じ態様でＡＮＤゲー）４４０’および０８ゲー
）　６４２’と接続されている。 かくして、装置２４においては、クリツク５８２および
５８４がムＮＤゲート６６０で決定される全計数を達成
したときごとに、ＡＮＤゲー）６６４はパートナ−計数
ＯＫ信号を受信したときに断定り四ツク再スタート信号
を発生する。 いずれかの装置２４．２６がこわれた、またはクランプ
を発生する・電力故障を受けた場合には、パートナ−装
置のムＮＤゲート６６４．６６４Ｉは、それにも拘わら
ず、こわれている装置のＯＲゲー）６４２．６６２’に
供給されているプロータン信号およびクランプ信号によ
ってパートナ−針数ＯＸ信号を受信する。 かくして、２つのパートナ−同志の通信制御装置がこわ
れてなく、かつ停止されていないときには、各装置のタ
レツクはパートナ−装置が２つのＡＮＤゲート６６０お
よび６６０′から出力される同期状態信号によって決定
されるように同期されているときにのみ新−″・計数期
間を開始する。一方の装置のクランプ信号あるいはこわ
れた状態はクランプされたまたはこわれた装置とは無関
係に、他方の装置を解放して新しい計数期間を開始させ
るＯ 第１６図は第１図のテープ制御装置２８のドツイプ制御
部分２８ｂ１チェック制御部分２８ｃ１およびテープイ
ンターフェース部分２８礁を示す。 この制御装置は非同期の周辺装置、すなわちテープ駆動
機構とともに動作し、それ故、第１図のモジュール１０
のディスク制御装置２０，２２において使用される特徴
を例示している。第１６図の制御装置部分は第１２図お
よび第１３図を参照して上記したインターフェース部分
２４ｅと実質的に同じに構成されることが好ましいパス
インターフェース部分２８ａ（第１図）とともに動作す
る。 例示のトチイブ制御部分２８４はアドレスおよび制御段
７０２におよびデータ段７０４に接続されたマイタ四プ
ｐ七ツす７００を有する。チェツタ制御部分２８ｃは同
様にアドレスおよび制御段７０８におよびデータ段７１
０に接続された！イタ田ブ賞セッサ７０６を有する。ア
ドレスおよび制御手段７０２および７０Ｂならびにデー
タ段７０４１１Ｆ７１　（Ｎ！ｊａｉｌ　４［Ｃｍｆｆ
１［ｉｌ装置部分２４ｂおよび２４ｃＧｅ：対して例示
したように、データおよびアドレスバスを介してマイク
費プ田セッサ７００．７０６に接続された、かつ関連す
る制御ｉよびタイミング論理に接続された、アドレ長、
制御、およびデータ信号に対する多数のレジスタを使用
する。本発明を実行するためのテープ制御装置部分２８
におよび２Ｂ（の他の構成はこの公費の技青者に知られ
た通常の慣例に従うものでよく、従ってこれ以上は記載
しない。 テープインターフェース部分２８ｄはアドレスおよび制
御信号をドライバ６８２を介してテープ駆動機構に供給
し、また、ドライバ６８４を介してデータ信号をパリテ
ィ発生器６８６からのパリティとともに供給する。コン
パレータ６９４はドフイプ部分２８ｂからの出力データ
を一チェック部分２８ｃからの対応するデータ信号と比
較する。 無効データ比較は第１５図の７リツプ７０ツブ５４２を
セットすなわちプロークン状態に切換えさせる課り信号
をもたらす。 インターフェース部分２８ｄはバッファ６８Ｂを介して
テープ駆動機構から状１ｉｕｉｔ号を受信し、また、バ
ッファ６９０を介してデータ信号をパリティとともに受
信する。データ信号はドライブおよびチェック部分２８
ｂおよび２８ｍのデータ段に供給される。パリティチェ
ック回路６９２はバッファ６９０から受信したデータの
パリティを検査し、障害のあるパリティの場合には、障
害信号を発生する。この障害信号はアドレスおよび制御
段７０２および７０８に供給される。 バッファ６８８からの状態信号はトチイブおよびチェッ
クチャネルのアドレスおよび制御段７０２および７０Ｂ
に供給される。さらに、ドライバ６８２からのアドレス
および制御信号は、チェックチャネルのアドレスおよび
制御段７０Ｂが発生する対応する信号と比較するために
コンパレータ６９６に供給される。無効比較はテープ制
御装置をプロークン状態に切換える別の誤り信号を発生
する。 別のコンパレータ６９８はチェックチャネルデータレジ
スタ７１０から出力されたデータ信号をテープ駆動機構
から入力されたデータと比較して書込み比較の後の読取
りを行なう。この動作のために、テープ制御装置は周辺
テープ駆動機構に、通常の書込み動作に対してのように
ドライブチャネルデータ段７０４から出力されたデータ
を記録するように、また、新たに記録されたデータを読
取るように、命令する。読取ったデータはデータ人カバ
ツ７ア６９０およびデータパリティチェツタ回路６９２
を介して送信された後、コンパレータ６９Ｂの一方の入
力に供給される。コンパレータ６９８の他方の入力は選
択された時間遅延を提供するＦＩＦＯ（７アースト・イ
ン・ファースト・アウト）レジスタ６９９を介してチェ
ックチャネルデータ段７１０からのデータ信号を受信す
る。 適正な動作中、コンパレータ６９８がＦＩＦＯレジスタ
６９９かう受信するチェックチャネル信号はテープ駆動
機構から読取った信号と同一である。 娯りの検出はアドレスおよび制御の両段７０２および７
０８に供給される別の状態障害を発生する〇かくして、
テープ制御装置２８はバス構造体３０と周辺のテープ駆
動機構間に転送されるＳ号に対して、複式化された！イ
クｐプ田セッサ７００および７０６とともに複式化され
た回路、すなわちドライブおよびチェック段７Ｇ２．７
０４．７０８および７１０を提供する。テープ制御装置
パスインターフェース部分２８ｍにおける障害検出に加
える輪、この装置はテープ駆動＊＊から受信したデータ
のパリティを検査し、テープ駆動機構に供給する制御信
号およびアドレス信号およびデータ信号を比較し、そし
て出力データを周辺テープ駆動機構からの書込み後の読
取り応答と比較する。 パリティからのおよび書込み後の読取り比較検査からの
障害信号はドライブおよびチェックの両チャネルのｉ路
に供給される。制御装置は、例えば動作を停止すること
および、または保守割込み信号を発生すること、あるい
は障害信号を記録するが動作は続けることを含むどのよ
うな態様が指示されていようとも障害信号に応答するこ
とができる。 第１図の毫ジエール１０のディスク制御装置２０および
同一のパートナ−の装置２２は第１１．１２Ａ、１２Ｂ
および１３図を参照して記載したパス・インターフェー
ス部分２０ｍにより構成できる。チェック制御部分２０
ｂおよびドライブ制御部分２０ｃは第１４図および第１
６ｖ１を参照して記載した通信制御装置２４およびテー
プ制御装置２Ｂの対応する制御部分と同じでよく、通常
のディスク制御装置の構成を使用することができる。 同様に、ディスクインターフェース部分２０ｄは通信制
御装置およびテープ制御装置に対して記載した構成を採
用することができ、比較および、または周期的冗長チェ
ック（ＣＲＣ）により障害を検査することができる。 モジュールは異なるディスク・メモリに接続された２つ
のディスク制御装置２０および２２を動作させて各装置
に接続されたディスク・メモリ・サブシステムに同一情
報を記憶させる。しかしながら、一方の制御装置のみが
情報を読取るために使用され、この選択は代置的には、
どのディスク制御装置がビジィでなくかつ最短のアクセ
ス時間を有するかに基ずいて行なわれる。 第１図の例示の毫ジュシ１０はリンク制御装置３２およ
び３４の一方または両方を使用して他のモジュールまた
は同様のコンピュータ・プ賀七ツ賃と一組または両組の
リンク導体４０畠および４０ｂを通じて交換することが
できる。各例示のリンク制御装置はバス・インターフェ
ース部分５２ｍおよび冗長制御部分５２ｂおよび３２＠
を９ントインタ一７エース部分３２４とともに使用する
。各部分はコンビエータ・プ田セツナをマルチプ四セッ
サ・ネットワークにリンク結合するための既知の実施例
に鑑みて、通信制御装置およびテープ制御装置の対応す
る部分に対してこの中で記載したように構成できる。 主電源 第１図のプロセッサ・モジュール１０Ｌ％ｉする電源サ
ブシステムについて、モジュールの複数の装置のバス構
造体３０の興なる電源導体に対する結線を示す第１７ｇ
をまず参照して記載する。これら導体は、簡単にするた
めに図示しない接地帰路導体は別にして、第ｓｇを参照
して記載した背面の例えば偶数番号の付いたレセプタク
ルに接続されたすべての装置に内部電源！ｉ４ｍからの
動作電力を提供する電源導体７１６を含む。同様の電源
導体７１Ｂが内部電源ｓ８ｋからの動作電力を背面の奇
数番号の付いたレセプタタルに接続された装置に提供す
る。別の２つの電源Ｓ６ｃおよび５６−のそれぞれから
図示するように両プロセッサ装置１２および１４に接続
された電力故障導体７２０．７２２もある。 第１７図の右側に示すように、電源Ｓ６ｅはムパス４２
の各導体を通常は、すなわち断定信号が存在しない場合
には、第３図を参照して記載したように、各導体ごとに
別個の抵抗を介して正の電源電圧に保持する。電源５６
ｃはこの電圧を、内部電源５６ｍまたは内部電源５６ｋ
から電力処理用ＯＲゲート７２６を介して付勢されるコ
ンバータ７２４により発生する。電源５６ｅ内の基準お
よび比較囲路７２Ｂはフンバータフ２４の出力が選択さ
れたスレシホールドレベル以下に篩下したときに導体７
２０にムパス電力故障信号を発生する。Ｂバス４４の各
導体に対して上昇電圧を発生する電源５６複は同様であ
り、コンバータ７５０が電力処理用ＯＲゲート７３２に
よって付勢電力を供給され、また、基準および比較回路
７５４が導体７２２にＢバス電力故障信号を発生する。 第５Ｂ図はＣＰＵ１２のプロセッサ状態および制御段１
３３が導体７２０および７２２のバス電力故障信号を受
信する゛ことを示している。ＣＰＵの各信号に対する応
答は対応するバスに対するバス誤り信号を発生すること
である。この状態のもとで発生された信号は１時間段階
の継続時間をもつパルスではなくて水平である。各バス
電力故障信号はまた、ＣＰＵが呼掛けることができる状
態レジスタまたは７テツグを設定する。 この電源の構成によれば、内部電源５４ｍまたはｓ６ｂ
の故障は、プ田セッサ・モジュールの装置が置数番号の
付いた背耐し七ブタタルと偶数番号の付いた背面レセプ
タタル間に均等に接続されていると仮定すると、本質的
にこれら装置の半分だけを不能化することになる。従っ
て、残りの装置は完全に動作状態にある。同様に、バス
電源５４ｅまたは３６−の故障はムパス４２またはＢバ
ス４４のみを不能化し、両パスを不能化しない。 それ故、モジュールの性能の質を低下さぜな゛い。 第１８図はＣＰｔＪ１２に設けられた電力回路７４０を
示す。パートナ−のＣＰＵ１４も同一の回路を有する。 この回路はバス導体７１６．７１１５（第１７図）のい
ずれかからの内部電力を電力入力ライン７４２で受信す
る。内部モニタ７４４が接続されている内部電源Ｓ６＊
、５６ｂが故障の場合には、この内部モニタ７４４は内
部＆陣警報−号をツイン７４６に発生する。この警報信
号は最高優先度の割込み信号である。ＣＰＵの応答は警
告信号がその上のすべての動作を停止する前にきわめて
重大な情報を救済する特別のルーチンを実行することで
ある。 電力ライン７４２により付勢される電力インバータ７４
８は、ＣＰＵが導体７５０ｍ、７５０におよび７３０ｃ
に必要とする興なる電源電圧、例えば＋ｓｖ、−ｓｖ、
＋１２Ｖを発生する。同じく電力ティン７４２により付
勢される１次基準回路７５２は別々のコンパレータ７５
４　ｍ、　７５４ｋ。 ７５４Ｃが各ライン７５０ｍ、７５０ｂおよび７５０ｃ
の電圧と比較する第１の基準電圧を発生する。ＯＲゲー
ト７５６−が任意のコンパレータ７５４から供給される
無効比較信号に応答して電力故障信号を発生する。例示
の電力回路７４０は２次基準電圧を発生する２次基準回
路７５８を含む。この２次基準電圧は１次基準回路７５
２からの出力に対してコンパレータ７６０が検査する基
準電圧である。コンパレータ７６０からの［１１比較出
力はまた、ＯＲゲート７５６にも供給され、発生したと
きに電力故障信号を発生する。 機械的スイッチ７６２がＣＰＵ１２の回路板または他の
フレームに取付けられており、ＣＰＵが設置されたとき
にのみ、すなわちＣＰＵが第２図およびｔＩｓｓ図の背
面の構造体に完全にプラグ挿入されたときに、閉成され
て２次基準回路７５８に対する別の入力フィンを接地す
る。スイッチ７６２はＣＰＵ１２が完全にプラグ挿入さ
れていないときに開放し、またＣＰＵが一部分プラグか
ら抜けると、ただちに開放する。開放すると、スイッチ
７１２は２次基準回路７５８に対する接地接続を断つ。 これはコンパレータ７６０に電力故障年号を発生する無
効比較信号を発生させる。ＣＰＵ１２がコンピュータ・
システムから取外すために、例えばナービスを施こすた
めに、プチダが抜かれると、スイッチ７６２はＣＰＵと
パス構造体３０間の電気接続が断たれる前に開放する。 すなわち、スイッチ７６２はＣＰＵのプチダを抜くため
の最初の動きで開放する。 電力故障信号を発生することに加えて、ＯＮｌゲ−）７
５６は別のＯＲゲート７６４を作動させて警告信号を発
生させ、またムＮＤゲート７６６の一方の入力に電力故
障信号を供給する。ＯＲゲート７６４およびムＮＤゲー
ト７６６に対する他方の入力は電力故障信号を受信する
遅延囲路７６８からの出力である。この構成によれば、
ＯＩＲゲー）　７４４”’は電力故障信号が発生される
や否や警告信号を発生し、そして電力故障信号が取り除
かれた後遅延回路７６８によって決定される時間まで警
告信号を発生し続ける。さらに、ム）ｆＤゲート７６６
は電力故障信号の開始後遅延回路７６８の遍延期関だけ
クランプ信号を発生するように作動され、このクランプ
信号は故障信号とともに終了する。 第１９ｇは電力故障、警告、およびクランプ信号のこれ
ら相対的時間関係を波形７７０ａ１７７０ｂおよび７７
０ｃでそれぞれ示す。かくして、電力故障の場合には、
電力回路７４０は電力故障信号および警告信号を本質的
に同時に発生する。選択された遅延の後、この回路はク
ランプ信号を発生する。 第１８図の回路は電力故障を検出し、そしてプ冒七ツサ
・モジュールの装置の多（の回路が電力故障および警告
信号に応答して遅延期間中にかつ電力の不能による損失
が生じる前に保護処置を講じることができるように十分
に早く電力故障および警告信号を発生する。クランプ信
号は、動作が゛もはや完全に信頼できない点にまでシス
テムの電力が降下したときに、その上の動作を阻止する
。 同様に、電力が復旧したときには、電力故障およびクラ
ンプ信号はただちに終了するが、しかし警告信号は回路
７６８の短かい遅延の関継続し、システムの装置が処理
動作を再開する鍵に完全な電力に安定化することを可能
にしている。 １４示のプ四七ツサ・モジュールの電力を一１１ｆに対
する応答はルーチンを開始させるための割込み信号を発
生させ、電力款一時の損失から情報を救済することであ
る。引続く警告信号はモジュールの装置をリセットして
モジュールを初期設定するために使用される同じ既知の
状態に論理回路を置く。特定例として、正常は５ｖの動
作電圧が４，８ｖに降下すると、第１８図の電力回路は
電力故障信号を発生し、そして警告信号を発生する。 １０ｗ’（りｔｙ秒の遅れの後、電力回路はクランプ信
号を発生する。そのときの故障の電圧は代表的には約ｔ
ｂｖである〇 上記したように、パートナ−のＣＰＵ１４は第１８図に
示すのと同一の電力回路７４Ｇを有する。 その上、第１図のモジュール３０の各他方の装置は、内
部モニタ７４４がＣＰＵ１２および１４以外のすべての
装置から代表的には除去されることを除き、第１８図に
示すのと同一の電力回路を有することが好ましい。 第１８図は第１３図を＃＆服して前記したＯＲゲー）５
６２および７リツプ７Ｍ２ツブ５６４をさらに示す。こ
れら論理素子はプ田、−タン信号およびファン故障信号
に応答するばかりでなく、第１８図の電力故障信号にも
応答する。 クランプ回路 例示のプ胃セッサ・モジュール１ｏの各装置は信号をム
パス４２およびＢバス４４に供給する各ドライバ、また
は送信機に接続されたクランプ回路を有するように上記
した。このようにモジュール全体に位置付けされたクラ
ンプ回路は通常は作用しないが、しかし第１８ｗ１の電
源回路で発生されたクランプ信号によってすべて作動さ
れる。バス導体に接続された各ドライバ、または送信機
の出力素子はトランジスタである。第２０ｗ１はモジ−
’−−に１０の任意の装置における２つの上記バスドラ
イブ用トランジスタ７８０および７８２を示し、各トラ
ンジスタはコレタタがムパス４２またはＢバス４４の興
なる導体７８４．７８６へ情報をトチイブするように接
続され−ている。別々の抵抗７８８．７９０が第１７図
の一方のバス電源３６＠またはＳ６４の電源導体と各バ
ス導体７８ｅ４および７ａ６．との間に接続されている
。第４図のクランプ回路８８または９ｏに、あるいは例
示したシステムの任意の他の装置のクランプ回路に設け
られている別＾のクテンプ用ダイオード７９ｏ１７９２
は各ドライバトランジスタ７８０，７８２と回路接続さ
れており、トランジスタのベースをクランプ信号のドラ
イブできない接地レベルにタランプし、トランジスタが
導通することを不能にする。ドライバトランジスタのベ
ースに入力信号が存在しない場合には、バス導体は抵抗
を介して電源から供給される通常の高電圧にある。各ク
ランプ回路、のダイオードに供給されるクランプ信号は
ドライバトランジスタが受信し得る任意の入力信号に応
答することを不能にする。かくして、クランプ信号はド
ライバが第１図のプレ七ツサ・モジュール１０のバス構
造体に情報を与えることを防止する。 かくして、上述の記載から明らかなように、前記した目
的は効率よく達成されることが理解できよう。本発明の
範囲から逸脱することなしに上記＃ｊＩＲＬおよび上述
の動作シーケンスに種々の変形、変更がなし得ることは
理解されよう。従って、上鮎記載または添付図面に示さ
れたすべての事柄は制限する意味ではなくて例示として
解釈されるべきである。 また、特許請求の範囲はこの中に記載した発明の拘括的
および特定の特徴のすべてを、および発明の範囲につい
てのすべての記述をカバーすることを意図していること
も理解されよう。
【図面の簡単な説明】
Ｉ！１図は本発明によるコンピュータ・システムの一例
を示すプレツタ図、第２図は第１図のコンピュータ・シ
ステムのバス構造体の動作を説明する一組のタイ之ンダ
波形図、第３図は第１！ｉ！Ｊのシステムに使用するた
めの調停回路の一例を示す構成図、第４図は第１図のシ
ステムのＣＰＵの一例を示す機能的プレツタ図、第５人
および５Ｂ図は本発明による１つのＣＰＵのプマツタ回
路図、第６図は第５ムおよび５１１［のＣＰＵの動作を
説明するタイ之ンダ波形図、ｊＩ７ｗＪおよび第８図は
第５ムおよび５Ｂ図のＣＰＵの動作シーケンスを説明す
る流れ図、第９図は本発明による記憶装置の一例を示す
ブロック回路図、１１１０図は本発明による記憶装置制
御論理の一例を示すプロッタ回路図、第１１図は本発明
による制御装置の一例の標準のインターフェース部分を
示すブロック回路図、第１２ムおよび１２１１図は第１
１図によるインターフェース部分の一例を示すプリンタ
回路図、第１３図は第１２ムおよび１２蕗図のインター
フェース部分に対する制御回路の一例を示すブロック回
路図、〜第１４図は本発明による通信制御装置の制御部
分およびインターフェース部分の一例を示すブロック回
路図、第１５図は本発明による一対の通信制御装置の制
御回路の一例を示すプレツタ回路図、第１６図は本発明
によるテープ制御装置の一例を示すブロック回路図、第
１７ｉ１は本発明による電源の一構成を示すプリンタ回
路図、第１８図は本発明によ、る電源段の一例を示すブ
ロック回路図、第１９［は第１８図の回路の動作を説明
するタイミング波形図、ｊ１２０図は本発明を実施する
際に使用するためのクランプ回路の一例を示す回路図で
ある。 １０ニブｐ七ツす・モジエール １２．１４：ＣＰＵ（中央魁理装置） １６．１８：記憶装置 ２０．２２：ディスク制御装置 ２４．２６：通信制御装置 ２８：テープ制御装置 ３０：共通バス構造体 ３２．３４：リンク制御装置 ３６：主電源 ３８：主り田ツタ ４０ニリンキングバス構造体 ４２：Ａパス ４４：ｌバス ４６：ｌバス ４８：通信バス ５０：通信パネル 、５２：ディスク・メモリ ５４：テープ駆動機構 、７′片 代理人の氏名　　倉　内　基　弘ＩＩ１．″（＋−’、
＋同　　　　　倉　僑　　　暎冗−・ら 第１頁の続き ＠発明者　　ダニエル・エム・フォーコツ米国マサチュ
ーセッツ州ナテイ ツク・トラビス・ロウド２６ ０発　明　者　ロナルド・イー・デイネソン米国マサチ
ューセッツ州ブライ トン・ケムブリジ・ストリート ２４ ０発　明　者　ダニエル・エム・クレムソン米国マサチ
ューセッツ州つニス トン・ボルドウィン・サークル ０発　明　者　クルト・エフ・ペイティ米国マサチュー
セ・シラ州メトウ エイ・ヒル・ストリート２６ 手続補正書（方式） ％式％ 事件の表示　昭和５７年　特願第１４９？ｓａ　号発明
の名称　　　高信頼性ディジタルデータプロセッサ補正
をする者 事件との関係　　　　　　　　　　　特許出願人名称　
　　スシレイタス・コンピュータ・インコー〆レイテッ
ド代理人　　　　　　　７ 〒１０３ 一’−ｒ、 補正の対象 図面　　　　　　　　　　１通 明細書 補正の内容　　別紙の通り

Claims (1)

  1. 【特許請求の範囲】 （１１誤発生性の障害が生じた場合、その障害に超因す
    る誤りのない情報で連続的に動作し得、少なくとも３つ
    の機能ユニット（第１．第２および第３機能ユニット）
    を備え、その１つが中央処還ユニットであり、他の１つ
    がメモリユニットであり、他の１つが周辺装置に対する
    第１制御ユニツトであるディジタルデータプロセッサに
    おいて、前記ｊＩ１１機能ユ機能ユニット化する第４の
    機能ユニットと、前記機能ユニット間において情報を転
    送するよう構成されたバス手段と、前記第１および第４
    横能ユニツトの少なくとも一方の動作をチェックする障
    害検出手段と、賦障害検出手段により前記第１および第
    ４機能ユニットのいずれか１つに障害が存在することの
    検出に応答して、障害があるとして検出されたユニット
    が、情報転送信号を前記バス手段に供給するのを抑止す
    る論理手段とを會むディジタルデータプロセッサ。 （２）特許請求の範囲第１項記載の装置において、前記
    論理手段が、前記第１およびｊＩ４機能ユニットの各々
    と他の機能ユニット間において少なくとも１方向におい
    て同一の情報転送を遂行する手段を含み、誤り発生性の
    障害が検出された場合、障害のない同一性のユエツ）で
    、他の機能ユニットとともに情報転送を続行するようＫ
    なされたディジタルデータプロセッサ。 （２）特許請求のａｌｌ第１項記載の装置において。 前記障害検出手段が、前記第１および第４機能ユニット
    の各々におい【他のユニットへの転送の用意が整った情
    報をチェックし、前記論理手段が、転送の用意が整った
    前記情報における障害の検出に応答して、障害があると
    して検出されたユニットによるその情報の転送を抑止す
    るディジタルデータプロセッサ。 （４）特許請求の範囲第１項記載の装置において、前記
    障害検出手段が、前記第１および第４機能ユニットの各
    々にある情報を、他方のユニットへの情報の転送とほぼ
    同時にチェックし、前記論理手段が、前記情報における
    障害の検出に応答して、該障害の検出について他のユニ
    ットに報知し、障害のない同一性のユニットでその情報
    の転送を反復するディジタルデータプロセッサ。 鈎　特許請求の範囲ｊＩＩ項記載の装置において、前記
    機能ユニットに動作電力を供給する電源手段と、少なく
    とも前記第１および第４機能ユニットの各々における前
    記動作電力レベルに応答して。 鋏ユニットにおける前記動作電力が選択された供給条件
    以下にある場合′、少なくとも前記ｊＩ１１およびＪＩ
    Ｅ４機能ユニットを前記バスに情報転送信号を供給しな
    いように条件づけるディジタルデータプロセッサ。 −誤発生性の障害が生じた場合、その障害に起因する誤
    りのない情報で動作を継続しｌＩ、少なくとも３つの機
    能ユニット（ｊｌｘ、館２．１ｓ３機能）を有し、その
    １つが中央処理ユニットであり、−０１つがメモリユニ
    ットであり、他の１つが周辺装置用制御ユニットである
    ディジタルデータプロセッサにおいて、前記機能第１ユ
    ニツトを２重化する第４の機能ユニットと、少なくとも
    ２つの冗長性バス（第１および第２バス）を有し、各々
    が全前記機能ユニット関において情報転送を行なうよう
    に構成されたバス手段と、前記第１および第４機能ユニ
    ットの少なくとも一方の動作をチェックする第１の障害
    検出手段と、該第１障害検出手段により前記第１および
    第４機能ユニットのいずれか１つに誤り発生性の障害が
    検出されることに応答して、障害があるとして検出され
    たユニットが情報転送信号を前記バス手段に供給するの
    を抑止する第１の論理手段と、前記ユニットの少なくと
    も選択されたものと前記第１および第２バスのいずれか
    の閤における各情報の転送をチェックし、それに応答し
    て前記バスのいずれかにおける腰り発生性障害を検出す
    る１１２の障害検出手段と、該ｔＨ２障書横書検出手段
    答し、（１）いずれのバスにも障害条件が不検出の場合
    には前記第１および第２バス上において情報の転送を行
    ない、前記第１およびｊＩ２バスの一方に障害条件が検
    出される場合には他方のバス上においてのみ情報の転送
    を行なう第２の論理手段とを含むディジタルデータプロ
    セッサ。 （７）　　４Ｉ許請求の範１１１１６項記載の装置にお
    いて。 前記第２論理手段が、前記一方のパス上における障害条
    件の検出に応答して前記他方のパス上の情報転送信号に
    のみ応答するように少なくとも前記の選択されたユニッ
    トを条件づける手段を含むディジタルデータプロセッサ
    。 （８）　　誤発生性の障害の、生じた場合−統して動作
    し得、少なくとも３つの機能的ユニット（第１、第２お
    よび第３ユニツト）を備え、その１つが中央処理ユニッ
    トであり、他の１つがメモリユニットであり、他の１つ
    が周辺装置用制御ユニットであるディジタルデータプロ
    セッサにおいて、少なくとも２つの冗長性バス（第１お
    よび第２バス）を有し、各Ａが全前記機能ユニット間に
    おける情報転送を行なうよ５に構成されたバス手段と、
    前記ユニットおよび前記バス間において転送される情報
    をチェックし、前記パス上の障害条件を検出する障害検
    出手段と、該障害検出手段に応答し、前記Ｊ［１および
    第２バス上の障害条件の不検出に応答して、前記両バス
    上において少な（とも選択された情報転送を行ない、前
    記バスの一方における障害の検出に応答して、他方のバ
    スで排他的に情報転送を遂行するように前記ユニットを
    条件づける論理手段とを含むディジタルデータブＵセッ
    ナ。 ＠　特許請求の範囲第８項記載の装置において、前記障
    害検出手段が、前記エニツ）から前記バスへの前記の選
    択された情報の転送とはぼ同時に該情報をチェックし、
    前記論理手段が、該情報における障害の検出に応答して
    、前記ユニットの他のものに障害の検出についｃ１１知
    し、皺情報の転送を反復するディジタルデータプロセッ
    サ。 ■　少なくとも中央感層ユニットと、ランダムアセスプ
    ロセッナと、周辺装置用制御ユニットを備えるディジタ
    ルデータブ關セッナにおいて、２つの冗長性バス（第１
    および第２のバス）および第３のバスを有し、各々前記
    全ユニットと接続されて、前記ユニットを作動し、かつ
    前記ユニット間における情報転送を行なうバス構造体と
    、前記ユニットのいずれかと前記第１および第２バスの
    いずれか一方または買方との間における各情報転送をチ
    ェックする障害検出手段と、前記障害検出手段に応答し
    、障害条件の不検出に応答して、前記第１および第２バ
    ス上において情報転送を行ない。 ｔｔＪ記に１および第２バスの一方のみｋおける障害の
    検出に応答し【、他方のバス上の情報転送信号にのみ応
    答するように全前記ユニツＦを条件づける論理手段とを
    含むディジタルデータプロセッサ。 初　特許請求の範−第１０項記載のプロセツナにおいて
    、前記論理手段が、前記ユニットのいずれかにおける障
    害の検出に応答して、前記第１および第２バスのいずれ
    かも他の信号を供給しないようにそのユニットを条件づ
    ける手段を含むディジタルデータプロセッサ。 （ロ）特許請求の範囲第１０項記載の装置において、前
    記各ユニットが、障害不検出の場合、その二ニットに関
    する情報転送を行なうため前記第１および第２のバスの
    両方に全信号を同等に供給する手段を含むディジタルデ
    ータプロセッサ。 −特許請求の範囲第１０項記載の装置において。 前記障害検出手段が、前記各ユニットにそのユニットの
    障害を検出するための別個の障害検出手段を備え′Ｃお
    り、この各別個の障害検出手段が、そのユ二ッ）におけ
    る障害条件の検出に応答し【、他のエニツＦへの転送の
    ため少なくとも１つの障害応答信号を前記第３パスに供
    給するディジタルデータプロセッサ。 輪　少なくとも３つの機能具ニット（第１．第２および
    第３　ｚ　＝ット）を備え、その１つが中央嬌ｍエエツ
    シであり、他の１つがランダムアクセスメモリユニット
    であり、他の１つが周辺装置用制御エエツＦであるディ
    ジタルデータブａセツｔにおいて、前記エエツシを２重
    化する第４の機能ユニットと、冗長性の第１およびｔＫ
    ＝のバスおよび第３のバスを有し、骸パスが前記二ニッ
    トと接続されて、前記ユニットを作動しかつ前記ユニッ
    ト間に＄ｉける情報転送を行なうバス構造体と、前記ユ
    ニットのいずれかと前記第１および第２バスの一方また
    は双方との間の各情報転送をチェックするための第１の
    障害検出手段と、該障害検出手段に応答し、障害条件の
    不検出に応答して、前記第１および第２バス上において
    情報転送を行ない、前記第１および第２バスの一方のみ
    における障害の検出に応答して、前記全ユニットが前記
    第１および第２バスの他方上の情報転送信号にのみ応答
    するように該全ユニットを条件づける第１の論理手段と
    、前記ｊ１１および第４ユニツトの少なくともいずれか
    の動作における館２の障害条件の存否をチェックする第
    ２の障害検出手段と、該ｊＩ２障害検出手段に応答し、
    第２の誤障害条件の不検出の場合、前記第１および第２
    のバスに情報転送を行なうように前記第１バスおよび第
    ２バスの各々を条件づけ、第２の障害条件に応答して、
    該障害が検出されたユニットが第１バスおよび第２バス
    のいずれへも情報を転送するのを不能化する第２の論理
    手段とを含むディジタルデータプロセラす。 に）特許請求の範囲第１４項記載の装置において、少な
    くとも前記第１および第４ユニツトに動作電力を供給す
    る電源手段と、鋏動作電力のレベルに応答し、前記動作
    電力が選択された供給条件以下の場合、前記第１バスお
    よび第４バスの各々が前記バスに情報転送信号を供給す
    るのを不能化する電力論理手段を含むディジタルデータ
    プロセッサ。 （ロ）特許請求の範囲第１４項記載の装置において、前
    記第１ユニツトおよび第４ユニツトの各々が。 第１および第２の信号地理部を備えており、該信号処理
    部が、各々、前記第３バスおよび前記第１および第２バ
    スのいずれかから信号を受信し、かつ該受信信号を処理
    して前記バス構造体に出力信号を供給するための出力信
    号を発生し、前記第２障害検出手段が、前記第１ユニツ
    トおよび第４ユニツトの各々にあって、そのユニットの
    前記第１および第２信″号処理部から出る対応する出力
    信号を比較する比較手段を含むディジタルデータプロセ
    ッサ。 （ロ）少なくとも３つの機能ユニット（ｊｌｘ、第２お
    よび第３機能ユニット）を備え、そのうちの１つが中央
    処理ユニットであり、他の１つがアクセスメモリユニッ
    トであり、他の１つが周辺装置に対する制御ユニットで
    あるディジタルデータプロセッサにおいて、前記第１ユ
    ニツトを２重化する少なくとも１つの機能ユニット（第
    ４機能ユニット）と、各々両ユニット間における情報転
    送を行なうように接続された少なくとも第１および第２
    のバスと、前記ユニットへの情報転送および該ユニット
    からの情報転送をチェックして、前記ユニットのいずれ
    かおよび前記バスのいずれかにおける障害条件を検出す
    る障害検出手段と、−記障害検出手段に応答し、（１）
    障害条件の不検出に応答して、前記両バス上において、
    前記第１およびｊ１４エエットの両者に関して少なくと
    も一方向において全く同様に情報の転送を行ない、（１
    前記第１エエツトおよび第４ユニツトの一方における障
    害の検出に応答して、そのユニットが前記バスのいずれ
    かに情報転送信号を駆動するのを不能化し、（２）前記
    バスの１つＫおける障害の検出に応答して、他のバス上
    の情報転送信号にのみ応答するように前記全ユニットを
    条件づける論理手段とを含むディジタルデータプロセッ
    サ。 ０１１４Ｉ許曽求の範囲第１７項記載の装置において。 前記第１および第４ユニツトの両者が、中央処理ユニッ
    ト、メモリユニットおよび同期装置用制御ユニットから
    選択され、前記論理手段が、第１ユニツトおよび第４ユ
    ニツトのいずれかに障害条件が不検出の場合、それらユ
    ニットを相互に９！全同期で動作させる手段を含むディ
    ジタルデータプロセラす。 ＱＩｓ　　特許請求の範囲第１７項記載の装置において
    、前記第１ユニツトおよび第４ユニツトの両者が非同期
    装置に対する制御エニンＦであり、前記論理手段が、前
    記第１および第４ユニツトのいずれにも障害条件が不検
    出の場合、前記バス構造体から実質的に同一の情報転送
    信号を受信するようＫこれらエニンＦを動作させるディ
    ジタルデータプロセッサ。 −特許請求の範囲第１７項記載の装置において、前記論
    理手段が、前記両バス上において行なわれる情報転送を
    両バス関において完全同期で行なう手段を含むディジタ
    ルデータプロセッサ。 ■　特許請求の範囲第１７項記載の装置において、前記
    障害検出手段が、前記各ユニットにあってそのユニット
    内における障害を検出する別個の障害検出手段を含んで
    おり、該各別側の障害検出手段が、障害条件の検出に応
    答して、他のユニットに転送のため少なくとも１つの誤
    り報知信号を前記各バスに供給するディジタルデータプ
    ロセッサ。 ｌＩ４４１Ｉ許請求の範囲第１７項記載の装置において
    、全前記エニン）１１絖される１本の導線バスを含み、
    骸バスに前記第１パスおよび第２バス上の信号と異なる
    信号を供給するディジタルデータプロセッサ。 ■　特許請求の範囲第２２項記載の装置Ｐｌｃおいて、
    前記導線バ（に動作電力を供給する電源と、前記導線バ
    スの導線にタイミング信号を供給するプロセッサタイミ
    ング手段を含むディジタルデータプロセッサ。 Ｈ％許請求の範囲第２２項記載の装置において。 前記障害検出手段にあり【、前記導線バスの導線Ｋ、前
    記第１バス上の障害条件の検出を報知する第１のバス誤
    り信号と、前記第２バス上の障害条件の検出を報知する
    第２のバス誤り信号を供給する手段を含むディジタルデ
    ータプロセッサ。 Ｈ特許請求の範囲第１７項記載の装置において、前記機
    能エニン）ｋ対して動作電力を供給する電源手段と、該
    動作電力のレベルに応答し、該動作電力が選択された供
    給レベル以下にある場合、前記ユニットが前記バスに情
    報転送信号を供給するのを不能化する電力論理手段を含
    むディジタルデータプロセッサ。 Ｈ％許請求の範囲第２５項記載の装＃Ｌにおいて、前記
    電源手段が、前記各ユニットと関連され、そのユニット
    に動作電力を供給する別個の電源段を含み、前記電力論
    理手段が、前記各ユニットと関連され、そのユニットと
    関連される電源段と接続される別個の電力論理手段を含
    むディジタルデータプロセッサ。 ■　特許請求の範囲第２５項記載の装置において、前記
    電力論理手段が、前記各ユニットを、そのユニットにお
    ける動作電力の状ＩＮＫ応答して独立に不純化するディ
    ジタルデータプロセラす。 Ｈ特許請求の範囲第１７項記載の装置において、前記ｊ
    Ｉ２のユニットを２重化する少なくとも１つの機能ユニ
    ット（第５機能ユニット）と、前記第１ユニツトおよび
    前記第２ユニツトに動作電力を供給するように！Ｉ続さ
    れた第１の電源手段と、前記第４ユニツトと前記ｊ１５
    ユニットに動作電力を供給するよつＫＩｉ！＝続された
    第２電源手段な會み、該第１およびＩＩ２電源手段の各
    々が、他のものと独立に動作するように構成されたディ
    ジタルデータプロセッサ。
JP57169958A 1981-10-01 1982-09-30 高信頼性デイジタルデ−タプロセツサ Granted JPS58137054A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US30763281A 1981-10-01 1981-10-01
US06/307,524 US4486826A (en) 1981-10-01 1981-10-01 Computer peripheral control apparatus
US307632 1981-10-01

Publications (2)

Publication Number Publication Date
JPS58137054A true JPS58137054A (ja) 1983-08-15
JPH0531173B2 JPH0531173B2 (ja) 1993-05-11

Family

ID=38982894

Family Applications (2)

Application Number Title Priority Date Filing Date
JP57169958A Granted JPS58137054A (ja) 1981-10-01 1982-09-30 高信頼性デイジタルデ−タプロセツサ
JP57169961A Granted JPS58137057A (ja) 1981-10-01 1982-09-30 コンピユ−タ周辺制御装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP57169961A Granted JPS58137057A (ja) 1981-10-01 1982-09-30 コンピユ−タ周辺制御装置

Country Status (6)

Country Link
US (3) US4486826A (ja)
EP (2) EP0076655B1 (ja)
JP (2) JPS58137054A (ja)
AT (2) ATE22360T1 (ja)
CA (2) CA1178374A (ja)
DE (2) DE3274687D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232998A (ja) * 1996-02-20 1997-09-05 Oki Electric Ind Co Ltd 情報処理用２重冗長システム及び交換システム

Families Citing this family (230)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4920540A (en) * 1987-02-25 1990-04-24 Stratus Computer, Inc. Fault-tolerant digital timing apparatus and method
EP0077153B1 (en) * 1981-10-01 1987-03-04 Stratus Computer, Inc. Digital data processor with fault-tolerant bus protocol
US4486826A (en) * 1981-10-01 1984-12-04 Stratus Computer, Inc. Computer peripheral control apparatus
US4866604A (en) * 1981-10-01 1989-09-12 Stratus Computer, Inc. Digital data processing apparatus with pipelined memory cycles
US4939643A (en) * 1981-10-01 1990-07-03 Stratus Computer, Inc. Fault tolerant digital data processor with improved bus protocol
FR2523746B1 (fr) * 1982-03-17 1987-07-10 Inst Francais Du Petrole Dispositif associe a un calculateur pour commander des transferts de donnees entre un systeme d'acquisition de donnees et un ensemble comportant un appareil d'enregistrement et de lecture
JPS59133603A (ja) * 1983-01-20 1984-08-01 Omron Tateisi Electronics Co プログラマブルコントロ−ラ
US4541094A (en) * 1983-03-21 1985-09-10 Sequoia Systems, Inc. Self-checking computer circuitry
US4733366A (en) * 1983-05-16 1988-03-22 Data General Corporation Apparatus for providing an interrupt signal in response to a permanent or transient power failure
US4616335A (en) * 1983-06-30 1986-10-07 International Business Machines Corporation Apparatus for suspending a system clock when an initial error occurs
US4620278A (en) * 1983-08-29 1986-10-28 Sperry Corporation Distributed bus arbitration according each bus user the ability to inhibit all new requests to arbitrate the bus, or to cancel its own pending request, and according the highest priority user the ability to stop the bus
AU3746585A (en) * 1983-12-12 1985-06-26 Parallel Computers Inc. Computer processor controller
US4812973A (en) * 1984-02-29 1989-03-14 Kabushiki Kaisha Toshiba Multiprocessor system and control method therefor
US5255369A (en) * 1984-03-10 1993-10-19 Encore Computer U.S., Inc. Multiprocessor system with reflective memory data transfer device
US5581732A (en) * 1984-03-10 1996-12-03 Encore Computer, U.S., Inc. Multiprocessor system with reflective memory data transfer device
IL74952A0 (en) * 1984-05-04 1985-08-30 Gould Inc Method and system for improving the operational reliability of electronic systems formed of subsystems which perform different functions
JPH07109599B2 (ja) * 1984-07-24 1995-11-22 富士写真フイルム株式会社 処理システムの情報転送装置
JPS6132162A (ja) * 1984-07-24 1986-02-14 Fuji Photo Film Co Ltd 情報転送の競合防止回路
US4695952A (en) * 1984-07-30 1987-09-22 United Technologies Corporation Dual redundant bus interface circuit architecture
US4747038A (en) * 1984-10-04 1988-05-24 Honeywell Bull Inc. Disk controller memory address register
JPH0766365B2 (ja) * 1985-03-08 1995-07-19 株式会社日立製作所 コ・プロセツサ制御方式
JPS61239360A (ja) * 1985-04-16 1986-10-24 Minolta Camera Co Ltd 文書処理装置
AU568977B2 (en) * 1985-05-10 1988-01-14 Tandem Computers Inc. Dual processor error detection system
JPS61288217A (ja) * 1985-06-14 1986-12-18 Sharp Corp システムウエイクアツプ方式
US4751639A (en) 1985-06-24 1988-06-14 Ncr Corporation Virtual command rollback in a fault tolerant data processing system
US5101478A (en) * 1985-06-28 1992-03-31 Wang Laboratories, Inc. I/O structure for information processing system
US4730250A (en) * 1985-09-03 1988-03-08 Ncr Corporation Local area network processing system
US5155678A (en) * 1985-10-29 1992-10-13 International Business Machines Corporation Data availability in restartable data base system
US4729124A (en) * 1985-12-19 1988-03-01 Concurrent Computer Corporation Diagnostic system
US4979108A (en) * 1985-12-20 1990-12-18 Ag Communication Systems Corporation Task synchronization arrangement and method for remote duplex processors
US4751702A (en) * 1986-02-10 1988-06-14 International Business Machines Corporation Improving availability of a restartable staged storage data base system that uses logging facilities
US4837739A (en) * 1986-07-25 1989-06-06 Ford Aerospace & Communications Corporation Telemetry data processor
EP0256864B1 (en) * 1986-08-14 1994-02-23 Stratus Computer, Inc. Digital data processing apparatus
FR2606184B1 (fr) * 1986-10-31 1991-11-29 Thomson Csf Dispositif de calcul reconfigurable
US4816990A (en) 1986-11-05 1989-03-28 Stratus Computer, Inc. Method and apparatus for fault-tolerant computer system having expandable processor section
EP0273081B1 (en) * 1986-12-30 1993-03-24 International Business Machines Corporation Improved duplicated circuit arrangement for fast transmission and repairability
US5020024A (en) * 1987-01-16 1991-05-28 Stratus Computer, Inc. Method and apparatus for detecting selected absence of digital logic synchronism
US4912636A (en) * 1987-03-13 1990-03-27 Magar Surendar S Data processing device with multiple on chip memory buses
US5038320A (en) * 1987-03-13 1991-08-06 International Business Machines Corp. Computer system with automatic initialization of pluggable option cards
EP0289779A3 (en) * 1987-04-07 1990-08-22 Siemens Nixdorf Informationssysteme Aktiengesellschaft Process for initially identifying and updating the identification of the modules of a high-available computer system
CH675781A5 (ja) * 1987-04-16 1990-10-31 Bbc Brown Boveri & Cie
US4843608A (en) * 1987-04-16 1989-06-27 Tandem Computers Incorporated Cross-coupled checking circuit
US4821170A (en) * 1987-04-17 1989-04-11 Tandem Computers Incorporated Input/output system for multiprocessors
US5535331A (en) * 1987-09-04 1996-07-09 Texas Instruments Incorporated Processor condition sensing circuits, systems and methods
US5185877A (en) * 1987-09-04 1993-02-09 Digital Equipment Corporation Protocol for transfer of DMA data
CA1320276C (en) * 1987-09-04 1993-07-13 William F. Bruckert Dual rail processors with error checking on i/o reads
US4916704A (en) * 1987-09-04 1990-04-10 Digital Equipment Corporation Interface of non-fault tolerant components to fault tolerant system
US4907228A (en) * 1987-09-04 1990-03-06 Digital Equipment Corporation Dual-rail processor with error checking at single rail interfaces
EP0306211A3 (en) * 1987-09-04 1990-09-26 Digital Equipment Corporation Synchronized twin computer system
EP0306244B1 (en) * 1987-09-04 1995-06-21 Digital Equipment Corporation Fault tolerant computer system with fault isolation
EP0306855A3 (en) * 1987-09-08 1990-08-22 Siemens Aktiengesellschaft Arrangement for loading the parameters into active modules in a computer system
AU616213B2 (en) * 1987-11-09 1991-10-24 Tandem Computers Incorporated Method and apparatus for synchronizing a plurality of processors
US5084816A (en) * 1987-11-25 1992-01-28 Bell Communications Research, Inc. Real time fault tolerant transaction processing system
US4959836A (en) * 1987-12-09 1990-09-25 Siemens Transmission Systems, Inc. Register robustness improvement circuit and method
US5247692A (en) * 1988-02-08 1993-09-21 Nec Corporation Multiple file system having a plurality of file units holding the same files in which loss of data is prevented in a failure of a file unit
US4975831A (en) * 1988-05-09 1990-12-04 Intel Corporation High-availability computer system with a predefinable configuration of the modules
US4964126A (en) * 1988-09-30 1990-10-16 Massachusetts Institute Of Technology Fault tolerant signal processing machine and method
US5022076A (en) * 1988-12-09 1991-06-04 The Exchange System Limited Partnership Redundant encryption processor arrangement for use in an electronic fund transfer network
US4965717A (en) * 1988-12-09 1990-10-23 Tandem Computers Incorporated Multiple processor system having shared memory with private-write capability
US5128996A (en) * 1988-12-09 1992-07-07 The Exchange System Limited Partnership Multichannel data encryption device
US5123047A (en) * 1988-12-09 1992-06-16 The Exchange System Limited Partnership Method of updating encryption device monitor code in a multichannel data encryption system
AU625293B2 (en) * 1988-12-09 1992-07-09 Tandem Computers Incorporated Synchronization of fault-tolerant computer system having multiple processors
US5089958A (en) * 1989-01-23 1992-02-18 Vortex Systems, Inc. Fault tolerant computer backup system
US5155809A (en) * 1989-05-17 1992-10-13 International Business Machines Corp. Uncoupling a central processing unit from its associated hardware for interaction with data handling apparatus alien to the operating system controlling said unit and hardware
US5325517A (en) * 1989-05-17 1994-06-28 International Business Machines Corporation Fault tolerant data processing system
US5144692A (en) * 1989-05-17 1992-09-01 International Business Machines Corporation System for controlling access by first system to portion of main memory dedicated exclusively to second system to facilitate input/output processing via first system
US5153881A (en) * 1989-08-01 1992-10-06 Digital Equipment Corporation Method of handling errors in software
US5251227A (en) * 1989-08-01 1993-10-05 Digital Equipment Corporation Targeted resets in a data processor including a trace memory to store transactions
US5068780A (en) * 1989-08-01 1991-11-26 Digital Equipment Corporation Method and apparatus for controlling initiation of bootstrap loading of an operating system in a computer system having first and second discrete computing zones
US5068851A (en) * 1989-08-01 1991-11-26 Digital Equipment Corporation Apparatus and method for documenting faults in computing modules
US5163138A (en) * 1989-08-01 1992-11-10 Digital Equipment Corporation Protocol for read write transfers via switching logic by transmitting and retransmitting an address
ATE139632T1 (de) * 1989-08-01 1996-07-15 Digital Equipment Corp Verfahren zur softwarefehlerbehandlung
US5048022A (en) * 1989-08-01 1991-09-10 Digital Equipment Corporation Memory device with transfer of ECC signals on time division multiplexed bidirectional lines
EP0416732B1 (en) * 1989-08-01 1998-12-30 Digital Equipment Corporation Targeted resets in a data processor
US5065312A (en) * 1989-08-01 1991-11-12 Digital Equipment Corporation Method of converting unique data to system data
US5606716A (en) * 1989-10-18 1997-02-25 Asahi Kogaku Kogyo Kabushiki Kaisha Device for detecting the connectivity of a monitor and inhibiting a data reproducing operation
US5295258A (en) * 1989-12-22 1994-03-15 Tandem Computers Incorporated Fault-tolerant computer system with online recovery and reintegration of redundant components
EP0683456B1 (en) 1989-12-22 1998-07-22 Tandem Computers Incorporated Fault-tolerant computer system with online reintegration and shutdown/restart
US5203004A (en) * 1990-01-08 1993-04-13 Tandem Computers Incorporated Multi-board system having electronic keying and preventing power to improperly connected plug-in board with improperly configured diode connections
US5335234A (en) * 1990-06-19 1994-08-02 Dell Usa, L.P. Error correction code pipeline for interleaved memory system
US5220668A (en) * 1990-09-21 1993-06-15 Stratus Computer, Inc. Digital data processor with maintenance and diagnostic system
US5544347A (en) 1990-09-24 1996-08-06 Emc Corporation Data storage system controlled remote data mirroring with respectively maintained data indices
US5263034A (en) * 1990-10-09 1993-11-16 Bull Information Systems Inc. Error detection in the basic processing unit of a VLSI central processor
JPH04157550A (ja) * 1990-10-22 1992-05-29 Toshiba Corp パーソナルコンピュータシステム
CA2059143C (en) 1991-01-25 2000-05-16 Takeshi Miyao Processing unit for a computer and a computer system incorporating such a processing unit
US5379381A (en) * 1991-08-12 1995-01-03 Stratus Computer, Inc. System using separate transfer circuits for performing different transfer operations respectively and scanning I/O devices status upon absence of both operations
US5257383A (en) * 1991-08-12 1993-10-26 Stratus Computer, Inc. Programmable interrupt priority encoder method and apparatus
JP2979771B2 (ja) * 1991-09-12 1999-11-15 株式会社日立製作所 情報処理装置及びそのバス制御方法
US5349654A (en) * 1992-02-20 1994-09-20 The Boeing Company Fault tolerant data exchange unit
US5394542A (en) * 1992-03-30 1995-02-28 International Business Machines Corporation Clearing data objects used to maintain state information for shared data at a local complex when at least one message path to the local complex cannot be recovered
US5430848A (en) * 1992-08-14 1995-07-04 Loral Fairchild Corporation Distributed arbitration with programmable priorities
JPH06214969A (ja) * 1992-09-30 1994-08-05 Internatl Business Mach Corp <Ibm> 情報通信方法および装置
EP0596410B1 (en) * 1992-11-04 1999-07-28 Digital Equipment Corporation Detection of command synchronisation error
US5687391A (en) * 1992-12-11 1997-11-11 Vibrametrics, Inc. Fault tolerant multipoint control and data collection system
US5751932A (en) * 1992-12-17 1998-05-12 Tandem Computers Incorporated Fail-fast, fail-functional, fault-tolerant multiprocessor system
JPH06187257A (ja) * 1992-12-17 1994-07-08 Fujitsu Ltd システムバス制御方式
US6233702B1 (en) 1992-12-17 2001-05-15 Compaq Computer Corporation Self-checked, lock step processor pairs
JP3264465B2 (ja) 1993-06-30 2002-03-11 株式会社日立製作所 記憶システム
DE9312739U1 (de) * 1993-08-25 1993-10-07 Siemens AG, 80333 München Redundantes Automatisierungssystem
US5812757A (en) * 1993-10-08 1998-09-22 Mitsubishi Denki Kabushiki Kaisha Processing board, a computer, and a fault recovery method for the computer
US5434752A (en) * 1993-10-27 1995-07-18 International Business Machines Corporation System and method for regulating staggered connection insertion timing
US6154850A (en) * 1993-11-01 2000-11-28 Beaufort River, Inc. Data storage system and method
US5515507A (en) * 1993-12-23 1996-05-07 Unisys Corporation Multiple width data bus for a microsequencer bus controller system
JP2679674B2 (ja) * 1994-05-02 1997-11-19 日本電気株式会社 半導体製造ライン制御装置
US5555430A (en) * 1994-05-31 1996-09-10 Advanced Micro Devices Interrupt control architecture for symmetrical multiprocessing system
US5838899A (en) * 1994-09-20 1998-11-17 Stratus Computer Digital data processing methods and apparatus for fault isolation
US5630056A (en) * 1994-09-20 1997-05-13 Stratus Computer, Inc. Digital data processing methods and apparatus for fault detection and fault tolerance
US5649152A (en) * 1994-10-13 1997-07-15 Vinca Corporation Method and system for providing a static snapshot of data stored on a mass storage system
US5835953A (en) * 1994-10-13 1998-11-10 Vinca Corporation Backup system that takes a snapshot of the locations in a mass storage device that has been identified for updating prior to updating
US5574865A (en) * 1994-12-01 1996-11-12 Unisys Corporation System for data transfer protection during module connection/disconnection onto live bus
US5555372A (en) * 1994-12-21 1996-09-10 Stratus Computer, Inc. Fault-tolerant computer system employing an improved error-broadcast mechanism
SE517194C2 (sv) * 1994-12-29 2002-05-07 Ericsson Telefon Ab L M Magasinrelaterat bussarrangemang
US5680537A (en) * 1995-03-01 1997-10-21 Unisys Corporation Method and apparatus for isolating an error within a computer system that transfers data via an interface device
US5864654A (en) * 1995-03-31 1999-01-26 Nec Electronics, Inc. Systems and methods for fault tolerant information processing
US5692121A (en) * 1995-04-14 1997-11-25 International Business Machines Corporation Recovery unit for mirrored processors
JP2687927B2 (ja) * 1995-05-24 1997-12-08 日本電気株式会社 外部バスの障害検出方法
US5940586A (en) * 1995-10-16 1999-08-17 International Business Machines Corporation Method and apparatus for detecting the presence of and disabling defective bus expansion devices or Industry Standard Architecture (ISA) adapters
KR100244836B1 (ko) * 1995-11-02 2000-02-15 포만 제프리 엘 컴퓨터시스템 및 다수의 기능카드 중 한개의 기능카드를 격리하는 방법
US6141769A (en) 1996-05-16 2000-10-31 Resilience Corporation Triple modular redundant computer system and associated method
US6052797A (en) * 1996-05-28 2000-04-18 Emc Corporation Remotely mirrored data storage system with a count indicative of data consistency
US6044444A (en) * 1996-05-28 2000-03-28 Emc Corporation Remote data mirroring having preselection of automatic recovery or intervention required when a disruption is detected
US6032271A (en) * 1996-06-05 2000-02-29 Compaq Computer Corporation Method and apparatus for identifying faulty devices in a computer system
US5802269A (en) * 1996-06-28 1998-09-01 Intel Corporation Method and apparatus for power management of distributed direct memory access (DDMA) devices
US6000043A (en) * 1996-06-28 1999-12-07 Intel Corporation Method and apparatus for management of peripheral devices coupled to a bus
US5812556A (en) * 1996-07-03 1998-09-22 General Signal Corporation Fault tolerant switch fabric with control and data correction by hamming codes and error inducing check register
US5805614A (en) * 1996-07-03 1998-09-08 General Signal Corporation Fault tolerant switch fabric with control and data correction by hamming codes
US6005920A (en) * 1997-01-03 1999-12-21 Ncr Corporation Call center with fault resilient server-switch link
US6289022B1 (en) * 1997-10-21 2001-09-11 The Foxboro Company Methods and systems for fault-tolerant data transmission
FR2771225B1 (fr) * 1997-11-20 1999-12-24 Bull Sa Protection contre les defauts electriques dans un systeme de stockage de donnees
KR100258079B1 (ko) 1997-12-17 2000-06-01 이계철 밀결합 결함 허용 시스템에서 메모리 버스 확장에 의한 동시 쓰기 이중화 장치
US6625756B1 (en) 1997-12-19 2003-09-23 Intel Corporation Replay mechanism for soft error recovery
DE19815263C2 (de) * 1998-04-04 2002-03-28 Astrium Gmbh Vorrichtung zur fehlertoleranten Ausführung von Programmen
US6216051B1 (en) 1998-05-04 2001-04-10 Nec Electronics, Inc. Manufacturing backup system
US6321335B1 (en) 1998-10-30 2001-11-20 Acqis Technology, Inc. Password protected modular computer method and device
US6449732B1 (en) * 1998-12-18 2002-09-10 Triconex Corporation Method and apparatus for processing control using a multiple redundant processor control system
US6442713B1 (en) * 1999-03-30 2002-08-27 International Business Machines Corporation Cluster node distress signal
US6718415B1 (en) 1999-05-14 2004-04-06 Acqis Technology, Inc. Computer system and method including console housing multiple computer modules having independent processing units, mass storage devices, and graphics controllers
US6643777B1 (en) 1999-05-14 2003-11-04 Acquis Technology, Inc. Data security method and device for computer modules
DE19925693B4 (de) * 1999-06-04 2007-05-16 Phoenix Contact Gmbh & Co Schaltungsanordnung zur gesicherten Datenübertragung in einem ringförmigen Bussystem
US7260745B1 (en) * 1999-10-01 2007-08-21 Stmicroelectronics Ltd. Detection of information on an interconnect
US7266728B1 (en) * 1999-10-01 2007-09-04 Stmicroelectronics Ltd. Circuit for monitoring information on an interconnect
US6625749B1 (en) * 1999-12-21 2003-09-23 Intel Corporation Firmware mechanism for correcting soft errors
US6745342B1 (en) 1999-12-29 2004-06-01 Infineon Technologies North America Corp. Universal serial bus transceiver shortcut protection
US6574758B1 (en) * 2000-03-10 2003-06-03 Cisco Technology, Inc. Testing a bus coupled between two electronic devices
US6820213B1 (en) 2000-04-13 2004-11-16 Stratus Technologies Bermuda, Ltd. Fault-tolerant computer system with voter delay buffer
US6708283B1 (en) 2000-04-13 2004-03-16 Stratus Technologies, Bermuda Ltd. System and method for operating a system with redundant peripheral bus controllers
US6633996B1 (en) 2000-04-13 2003-10-14 Stratus Technologies Bermuda Ltd. Fault-tolerant maintenance bus architecture
US6687851B1 (en) 2000-04-13 2004-02-03 Stratus Technologies Bermuda Ltd. Method and system for upgrading fault-tolerant systems
US6691257B1 (en) 2000-04-13 2004-02-10 Stratus Technologies Bermuda Ltd. Fault-tolerant maintenance bus protocol and method for using the same
US6735715B1 (en) 2000-04-13 2004-05-11 Stratus Technologies Bermuda Ltd. System and method for operating a SCSI bus with redundant SCSI adaptors
US6691225B1 (en) 2000-04-14 2004-02-10 Stratus Technologies Bermuda Ltd. Method and apparatus for deterministically booting a computer system having redundant components
US6948010B2 (en) 2000-12-20 2005-09-20 Stratus Technologies Bermuda Ltd. Method and apparatus for efficiently moving portions of a memory block
US6766479B2 (en) 2001-02-28 2004-07-20 Stratus Technologies Bermuda, Ltd. Apparatus and methods for identifying bus protocol violations
US20020138796A1 (en) * 2001-03-23 2002-09-26 Jacob John M. Intelligent performance monitoring in optical networks using FEC statistics
US7065672B2 (en) 2001-03-28 2006-06-20 Stratus Technologies Bermuda Ltd. Apparatus and methods for fault-tolerant computing using a switching fabric
US6928583B2 (en) * 2001-04-11 2005-08-09 Stratus Technologies Bermuda Ltd. Apparatus and method for two computing elements in a fault-tolerant server to execute instructions in lockstep
US6996750B2 (en) * 2001-05-31 2006-02-07 Stratus Technologies Bermuda Ltd. Methods and apparatus for computer bus error termination
US7121919B2 (en) * 2001-08-30 2006-10-17 Micron Technology, Inc. Chemical mechanical polishing system and process
US6760881B2 (en) * 2001-10-16 2004-07-06 International Business Machines Corporation Method for combining refresh operation with parity validation in a DRAM-based content addressable memory (CAM)
JP2004310545A (ja) * 2003-04-08 2004-11-04 Matsushita Electric Ind Co Ltd データ送受信装置
WO2004102853A2 (en) * 2003-05-06 2004-11-25 Overture Networks, Inc. Protected switching ring
US7339887B2 (en) * 2003-05-06 2008-03-04 Overture Networks, Inc. Multipoint protected switching ring
US7355965B2 (en) * 2003-05-06 2008-04-08 Overture Networks, Inc. Apparatus and method for rapid detection of unidirectional breaks in a network ring
US7991748B2 (en) 2003-09-23 2011-08-02 Symantec Corporation Virtual data store creation and use
US7409587B2 (en) 2004-08-24 2008-08-05 Symantec Operating Corporation Recovering from storage transaction failures using checkpoints
US7725760B2 (en) 2003-09-23 2010-05-25 Symantec Operating Corporation Data storage system
US7904428B2 (en) 2003-09-23 2011-03-08 Symantec Corporation Methods and apparatus for recording write requests directed to a data store
US7631120B2 (en) 2004-08-24 2009-12-08 Symantec Operating Corporation Methods and apparatus for optimally selecting a storage buffer for the storage of data
US7287133B2 (en) 2004-08-24 2007-10-23 Symantec Operating Corporation Systems and methods for providing a modification history for a location within a data store
US7577806B2 (en) 2003-09-23 2009-08-18 Symantec Operating Corporation Systems and methods for time dependent data storage and recovery
US7730222B2 (en) 2004-08-24 2010-06-01 Symantec Operating System Processing storage-related I/O requests using binary tree data structures
US7239581B2 (en) 2004-08-24 2007-07-03 Symantec Operating Corporation Systems and methods for synchronizing the internal clocks of a plurality of processor modules
US7827362B2 (en) 2004-08-24 2010-11-02 Symantec Corporation Systems, apparatus, and methods for processing I/O requests
US7577807B2 (en) 2003-09-23 2009-08-18 Symantec Operating Corporation Methods and devices for restoring a portion of a data store
US7296008B2 (en) 2004-08-24 2007-11-13 Symantec Operating Corporation Generation and use of a time map for accessing a prior image of a storage device
US7296129B2 (en) * 2004-07-30 2007-11-13 International Business Machines Corporation System, method and storage medium for providing a serialized memory interface with a bus repeater
US7539800B2 (en) * 2004-07-30 2009-05-26 International Business Machines Corporation System, method and storage medium for providing segment level sparing
US20060036826A1 (en) * 2004-07-30 2006-02-16 International Business Machines Corporation System, method and storage medium for providing a bus speed multiplier
US7389375B2 (en) * 2004-07-30 2008-06-17 International Business Machines Corporation System, method and storage medium for a multi-mode memory buffer device
US7277988B2 (en) * 2004-10-29 2007-10-02 International Business Machines Corporation System, method and storage medium for providing data caching and data compression in a memory subsystem
US7305574B2 (en) * 2004-10-29 2007-12-04 International Business Machines Corporation System, method and storage medium for bus calibration in a memory subsystem
US7395476B2 (en) 2004-10-29 2008-07-01 International Business Machines Corporation System, method and storage medium for providing a high speed test interface to a memory subsystem
US7512762B2 (en) * 2004-10-29 2009-03-31 International Business Machines Corporation System, method and storage medium for a memory subsystem with positional read data latency
US7441060B2 (en) * 2004-10-29 2008-10-21 International Business Machines Corporation System, method and storage medium for providing a service interface to a memory system
US7299313B2 (en) * 2004-10-29 2007-11-20 International Business Machines Corporation System, method and storage medium for a memory subsystem command interface
US20060095620A1 (en) * 2004-10-29 2006-05-04 International Business Machines Corporation System, method and storage medium for merging bus data in a memory subsystem
US7331010B2 (en) * 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
US7356737B2 (en) * 2004-10-29 2008-04-08 International Business Machines Corporation System, method and storage medium for testing a memory module
US7971095B2 (en) * 2005-02-16 2011-06-28 Honeywell International Inc. Fault recovery for real-time, multi-tasking computer system
US20060200278A1 (en) * 2005-03-02 2006-09-07 Honeywell International Inc. Generic software fault mitigation
JP4330547B2 (ja) * 2005-03-17 2009-09-16 富士通株式会社 情報処理システムの制御方法、情報処理システム、情報処理システムの制御プログラム、冗長構成制御装置
US8260492B2 (en) * 2005-08-05 2012-09-04 Honeywell International Inc. Method and system for redundancy management of distributed and recoverable digital control system
WO2007018652A1 (en) * 2005-08-05 2007-02-15 Honeywell International, Inc. Distributed and recoverable digital control system
US7765427B2 (en) * 2005-08-05 2010-07-27 Honeywell International Inc. Monitoring system and methods for a distributed and recoverable digital control system
EP1952236B1 (en) 2005-10-14 2017-06-14 Symantec Operating Corporation Technique for timeline compression in a data store
US7478259B2 (en) 2005-10-31 2009-01-13 International Business Machines Corporation System, method and storage medium for deriving clocks in a memory system
US7685392B2 (en) 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
JP4653838B2 (ja) * 2006-02-28 2011-03-16 富士通株式会社 演算処理装置、演算処理装置の制御方法及び制御プログラム
US7636813B2 (en) * 2006-05-22 2009-12-22 International Business Machines Corporation Systems and methods for providing remote pre-fetch buffers
US7640386B2 (en) 2006-05-24 2009-12-29 International Business Machines Corporation Systems and methods for providing memory modules with multiple hub devices
US7594055B2 (en) 2006-05-24 2009-09-22 International Business Machines Corporation Systems and methods for providing distributed technology independent memory controllers
US20070300115A1 (en) * 2006-06-01 2007-12-27 Ramyanshu Datta Apparatus and method for accelerating test, debug and failure analysis of a multiprocessor device
US7584336B2 (en) 2006-06-08 2009-09-01 International Business Machines Corporation Systems and methods for providing data modification operations in memory subsystems
US7793147B2 (en) * 2006-07-18 2010-09-07 Honeywell International Inc. Methods and systems for providing reconfigurable and recoverable computing resources
US7493439B2 (en) * 2006-08-01 2009-02-17 International Business Machines Corporation Systems and methods for providing performance monitoring in a memory system
US7669086B2 (en) 2006-08-02 2010-02-23 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
US7581073B2 (en) * 2006-08-09 2009-08-25 International Business Machines Corporation Systems and methods for providing distributed autonomous power management in a memory system
US7587559B2 (en) 2006-08-10 2009-09-08 International Business Machines Corporation Systems and methods for memory module power management
US7539842B2 (en) 2006-08-15 2009-05-26 International Business Machines Corporation Computer memory system for selecting memory buses according to physical memory organization information stored in virtual address translation tables
US7490217B2 (en) 2006-08-15 2009-02-10 International Business Machines Corporation Design structure for selecting memory busses according to physical memory organization information stored in virtual address translation tables
US7477522B2 (en) * 2006-10-23 2009-01-13 International Business Machines Corporation High density high reliability memory module with a fault tolerant address and command bus
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
US7990724B2 (en) 2006-12-19 2011-08-02 Juhasz Paul R Mobile motherboard
US7721140B2 (en) 2007-01-02 2010-05-18 International Business Machines Corporation Systems and methods for improving serviceability of a memory system
US7603526B2 (en) 2007-01-29 2009-10-13 International Business Machines Corporation Systems and methods for providing dynamic memory pre-fetch
US7606988B2 (en) * 2007-01-29 2009-10-20 International Business Machines Corporation Systems and methods for providing a dynamic memory bank page policy
US20090119114A1 (en) * 2007-11-02 2009-05-07 David Alaniz Systems and Methods for Enabling Customer Service
US8095829B1 (en) * 2007-11-02 2012-01-10 Nvidia Corporation Soldier-on mode to control processor error handling behavior
DE102007062974B4 (de) * 2007-12-21 2010-04-08 Phoenix Contact Gmbh & Co. Kg Signalverarbeitungsvorrichtung
US8365024B2 (en) * 2010-02-26 2013-01-29 Honeywell International Inc. High integrity data bus fault detection using multiple signal components
US8054208B2 (en) 2010-03-30 2011-11-08 Honeywell International Inc. Re-configurable multipurpose analog interface
US8782299B2 (en) 2010-04-27 2014-07-15 Honeywell International Inc. Re-configurable multi-purpose digital interface
US8390324B2 (en) 2010-09-20 2013-03-05 Honeywell International Inc. Universal functionality module
EP3218826A4 (en) 2014-11-13 2018-04-11 Virtual Software Systems, Inc. System for cross-host, multi-thread session alignment
US9641287B2 (en) 2015-01-13 2017-05-02 Honeywell International Inc. Methods and apparatus for high-integrity data transfer with preemptive blocking
CN107870832B (zh) * 2016-09-23 2021-06-18 伊姆西Ip控股有限责任公司 基于多维度健康诊断方法的多路径存储设备
US10740167B2 (en) * 2016-12-07 2020-08-11 Electronics And Telecommunications Research Institute Multi-core processor and cache management method thereof
CN111383780B (zh) * 2018-12-27 2022-10-21 核工业西南物理研究院 多套晶闸管脉冲电源同步数字触发系统
US11309700B2 (en) 2019-03-21 2022-04-19 Texas Instruments Incorporated Communication controller short protection
CN117369424B (zh) * 2023-12-08 2024-03-01 上海芯联芯智能科技有限公司 一种车载芯片处理器及车载芯片处理器的检测方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4980936A (ja) * 1972-12-11 1974-08-05
JPS5186335A (ja) * 1975-01-27 1976-07-28 Tokyo Electric Power Co
JPS5393735A (en) * 1977-01-27 1978-08-17 Nec Corp Memory control system
JPS53140909A (en) * 1977-05-16 1978-12-08 Nec Corp Fault processing unit for decentralized control electronic exchanging syste m
JPS5457923A (en) * 1977-10-18 1979-05-10 Fujitsu Ltd Faulty input/output device switching processing system in on-line system
JPS54159137A (en) * 1978-06-07 1979-12-15 Hitachi Ltd Selector
JPS5585903A (en) * 1978-12-22 1980-06-28 Nec Corp Control system of redundancy constitution
JPS55124849A (en) * 1979-03-20 1980-09-26 Fujitsu Ltd Error detection control system
JPS566023A (en) * 1979-06-25 1981-01-22 Nippon Sanso Kk Method of generating electricity by gas turbine for use at peak load
JPS567127A (en) * 1979-06-30 1981-01-24 Nec Corp Input/output channel
JPS5667424A (en) * 1979-11-05 1981-06-06 Hitachi Ltd Control method of duplex bus
US4402056A (en) * 1978-01-31 1983-08-30 Canon Kabushiki Kaisha Electronic digital memorandum

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3469239A (en) * 1965-12-02 1969-09-23 Hughes Aircraft Co Interlocking means for a multi-processor system
US3544973A (en) * 1968-03-13 1970-12-01 Westinghouse Electric Corp Variable structure computer
US3560935A (en) * 1968-03-15 1971-02-02 Burroughs Corp Interrupt apparatus for a modular data processing system
AT285689B (de) * 1968-03-29 1970-11-10 Siemens Ag Zentralgesteuerte Vermittlungsanlage der Fernmelde-, insbesondere Fernsprechtechnik
US3548382A (en) * 1968-06-10 1970-12-15 Burroughs Corp High speed modular data processing system having magnetic core main memory modules of various storage capacities and operational speeds
US3665173A (en) * 1968-09-03 1972-05-23 Ibm Triple modular redundancy/sparing
US3641505A (en) * 1969-06-25 1972-02-08 Bell Telephone Labor Inc Multiprocessor computer adapted for partitioning into a plurality of independently operating systems
BE757040A (fr) * 1969-10-06 1971-03-16 Western Electric Co Procede pour actionner un systeme de traitement de donnees
US3820079A (en) * 1971-11-01 1974-06-25 Hewlett Packard Co Bus oriented,modular,multiprocessing computer
GB1425173A (en) * 1972-05-03 1976-02-18 Gen Electric Co Ltd Data processing systems
US3787816A (en) * 1972-05-12 1974-01-22 Burroughs Corp Multiprocessing system having means for automatic resource management
GB1422952A (en) * 1972-06-03 1976-01-28 Plessey Co Ltd Data processing system fault diagnostic arrangements
US3840861A (en) * 1972-10-30 1974-10-08 Amdahl Corp Data processing system having an instruction pipeline for concurrently processing a plurality of instructions
US3805039A (en) * 1972-11-30 1974-04-16 Raytheon Co High reliability system employing subelement redundancy
US3795901A (en) * 1972-12-29 1974-03-05 Ibm Data processing memory system with bidirectional data bus
US3893084A (en) * 1973-05-01 1975-07-01 Digital Equipment Corp Memory access control system
FR2258112A5 (ja) * 1973-11-30 1975-08-08 Honeywell Bull Soc Ind
US4150428A (en) * 1974-11-18 1979-04-17 Northern Electric Company Limited Method for providing a substitute memory in a data processing system
US3991407A (en) * 1975-04-09 1976-11-09 E. I. Du Pont De Nemours And Company Computer redundancy interface
US4015246A (en) * 1975-04-14 1977-03-29 The Charles Stark Draper Laboratory, Inc. Synchronous fault tolerant multi-processor system
US4015243A (en) * 1975-06-02 1977-03-29 Kurpanek Horst G Multi-processing computer system
US3997896A (en) * 1975-06-30 1976-12-14 Honeywell Information Systems, Inc. Data processing system providing split bus cycle operation
JPS5248416A (en) * 1975-07-23 1977-04-18 Johnson Controls Inc Data communication system
JPS5837585B2 (ja) * 1975-09-30 1983-08-17 株式会社東芝 ケイサンキソウチ
US4032893A (en) * 1976-01-23 1977-06-28 Sperry Rand Corporation Reconfigurable data bus
US4228496A (en) * 1976-09-07 1980-10-14 Tandem Computers Incorporated Multiprocessor system
US4096571A (en) * 1976-09-08 1978-06-20 Codex Corporation System for resolving memory access conflicts among processors and minimizing processor waiting times for access to memory by comparing waiting times and breaking ties by an arbitrary priority ranking
US4233682A (en) * 1978-06-15 1980-11-11 Sperry Corporation Fault detection and isolation system
US4190821A (en) * 1978-10-02 1980-02-26 Burroughs Corporation Self-healing loop communications system
US4263649A (en) * 1979-01-05 1981-04-21 Mohawk Data Sciences Corp. Computer system with two busses
US4310879A (en) * 1979-03-08 1982-01-12 Pandeya Arun K Parallel processor having central processor memory extension
US4245344A (en) * 1979-04-02 1981-01-13 Rockwell International Corporation Processing system with dual buses
US4253147A (en) * 1979-04-09 1981-02-24 Rockwell International Corporation Memory unit with pipelined cycle of operations
JPS5847111B2 (ja) * 1979-09-10 1983-10-20 株式会社日立製作所 ル−プ伝送システム
US4428044A (en) * 1979-09-20 1984-01-24 Bell Telephone Laboratories, Incorporated Peripheral unit controller
US4326250A (en) * 1979-10-10 1982-04-20 Magnuson Computer Systems, Inc. Data processing apparatus with serial and parallel priority
US4279034A (en) * 1979-11-15 1981-07-14 Bell Telephone Laboratories, Incorporated Digital communication system fault isolation circuit
US4304001A (en) * 1980-01-24 1981-12-01 Forney Engineering Company Industrial control system with interconnected remotely located computer control units
US4347563A (en) * 1980-06-16 1982-08-31 Forney Engineering Company Industrial control system
US4323966A (en) * 1980-02-05 1982-04-06 The Bendix Corporation Operations controller for a fault-tolerant multiple computer system
US4321666A (en) * 1980-02-05 1982-03-23 The Bendix Corporation Fault handler for a multiple computer system
US4438494A (en) * 1981-08-25 1984-03-20 Intel Corporation Apparatus of fault-handling in a multiprocessing system
US4486826A (en) * 1981-10-01 1984-12-04 Stratus Computer, Inc. Computer peripheral control apparatus
US4484273A (en) * 1982-09-03 1984-11-20 Sequoia Systems, Inc. Modular computer system

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4980936A (ja) * 1972-12-11 1974-08-05
JPS5186335A (ja) * 1975-01-27 1976-07-28 Tokyo Electric Power Co
JPS5393735A (en) * 1977-01-27 1978-08-17 Nec Corp Memory control system
JPS53140909A (en) * 1977-05-16 1978-12-08 Nec Corp Fault processing unit for decentralized control electronic exchanging syste m
JPS5457923A (en) * 1977-10-18 1979-05-10 Fujitsu Ltd Faulty input/output device switching processing system in on-line system
US4402056A (en) * 1978-01-31 1983-08-30 Canon Kabushiki Kaisha Electronic digital memorandum
JPS54159137A (en) * 1978-06-07 1979-12-15 Hitachi Ltd Selector
JPS5585903A (en) * 1978-12-22 1980-06-28 Nec Corp Control system of redundancy constitution
JPS55124849A (en) * 1979-03-20 1980-09-26 Fujitsu Ltd Error detection control system
JPS566023A (en) * 1979-06-25 1981-01-22 Nippon Sanso Kk Method of generating electricity by gas turbine for use at peak load
JPS567127A (en) * 1979-06-30 1981-01-24 Nec Corp Input/output channel
JPS5667424A (en) * 1979-11-05 1981-06-06 Hitachi Ltd Control method of duplex bus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232998A (ja) * 1996-02-20 1997-09-05 Oki Electric Ind Co Ltd 情報処理用２重冗長システム及び交換システム

Also Published As

Publication number Publication date
ATE22360T1 (de) 1986-10-15
DE3273362D1 (en) 1986-10-23
CA1178374A (en) 1984-11-20
EP0077154B1 (en) 1986-12-10
DE3274687D1 (en) 1987-01-22
US4654857A (en) 1987-03-31
US4453215A (en) 1984-06-05
EP0077154A1 (en) 1983-04-20
JPH0531173B2 (ja) 1993-05-11
JPH0234055B2 (ja) 1990-08-01
JPS58137057A (ja) 1983-08-15
US4486826A (en) 1984-12-04
EP0076655B1 (en) 1986-09-17
ATE24245T1 (de) 1986-12-15
EP0076655A1 (en) 1983-04-13
CA1178712A (en) 1984-11-27

Similar Documents

Publication Publication Date Title
JPS58137054A (ja) 高信頼性デイジタルデ−タプロセツサ
JPS58137056A (ja) フオルトトレラントバスプロトコ−ルを備えるデイジタルデ−タプロセツサ
AU725945B2 (en) Digital data processing methods and apparatus for fault isolation
EP0306244B1 (en) Fault tolerant computer system with fault isolation
US5005174A (en) Dual zone, fault tolerant computer system with error checking in I/O writes
US5249187A (en) Dual rail processors with error checking on I/O reads
US4907228A (en) Dual-rail processor with error checking at single rail interfaces
EP0306252B1 (en) Fault tolerant computer system input/output interface
JP3206006B2 (ja) 二重化バス制御方法及び装置
JPS60100253A (ja) メモリ−システム
JPS5965369A (ja) コンピユ−タシステム
JPH02501792A (ja) クロスバースイッチ採用コンピュータ相互結合カプラ
JPH036742A (ja) フオールト・トレラント・データ処理システム
WO1997046941A9 (en) Digital data processing methods and apparatus for fault isolation
JPH03232045A (ja) Ｄｍａデータ転送のためのプロトコル
JPS62538B2 (ja)
JPH02501971A (ja) 階層調停システム
US7107343B2 (en) Method and apparatus for improved RAID 1 write performance in low cost systems
JPH0934809A (ja) 高信頼化コンピュータシステム
GB2100554A (en) Digital communications system
US7099984B2 (en) Method and system for handling interrupts and other communications in the presence of multiple processing sets
CN109491842A (zh) 用于故障安全计算系统的模块扩展的信号配对
JPS58137055A (ja) 優先度決定用デイジタル論理装置
JP2001034544A (ja) 共有バス障害診断装置及び方法
JPS61195444A (ja) コンピユ−タシステム