JPS58135972A - 集積回路の試験装置 - Google Patents
集積回路の試験装置Info
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- JPS58135972A JPS58135972A JP57019093A JP1909382A JPS58135972A JP S58135972 A JPS58135972 A JP S58135972A JP 57019093 A JP57019093 A JP 57019093A JP 1909382 A JP1909382 A JP 1909382A JP S58135972 A JPS58135972 A JP S58135972A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路の試験装置に関する。
一般に集積回路試験装置（以下テスタと記す）を用いた
集積回路（以下１ｃと記す）の動作試験においては一試
験において１１Ｃあるいはテスタの処理能力を上げる為
に複数個（２〜４個）の被測定１ｃを同時に試験を行な
う。又、前記動作試験０７０グ２ムＦｉ第１因に示すよ
うに連続した複数の試験項目から成っておル、同時に試
験される複数の被測定１０は各々の試験において不良と
なった４ののみテスタから電気的に分離され、以降の試
験は行なわれず試験の終了時において全ての試験が良で
あった被測定１０のみ良品として又、−試験でも不良と
なったものは不良品として判別される。尚、第１図（５
）は全体の流れを示す７ｃ２−チャートで、第１図（ロ
）は第１図（５）の各部の流れを示すものでめる０ しかしながら一般にメモリＩＣの動作試験においては部
数分類を同時に行なう為その試験プルグラムは連続し７
ｔ１級選別プｐグラム、２級選別プｐグラ五勢が組み合
わされその構造は格子状となっている（第２図）０尚、
第２図（３）は全体の流れを示すフルーチャートで第２
図（ト）は第２図（５）の各部の流れを示すものである
０こζで１２図を用いてＮＩＦＩ分餉試分管試験の被測
定１ｃに対して行なうとして、試験実行例を説明する。
集積回路（以下１ｃと記す）の動作試験においては一試
験において１１Ｃあるいはテスタの処理能力を上げる為
に複数個（２〜４個）の被測定１ｃを同時に試験を行な
う。又、前記動作試験０７０グ２ムＦｉ第１因に示すよ
うに連続した複数の試験項目から成っておル、同時に試
験される複数の被測定１０は各々の試験において不良と
なった４ののみテスタから電気的に分離され、以降の試
験は行なわれず試験の終了時において全ての試験が良で
あった被測定１０のみ良品として又、−試験でも不良と
なったものは不良品として判別される。尚、第１図（５
）は全体の流れを示す７ｃ２−チャートで、第１図（ロ
）は第１図（５）の各部の流れを示すものでめる０ しかしながら一般にメモリＩＣの動作試験においては部
数分類を同時に行なう為その試験プルグラムは連続し７
ｔ１級選別プｐグラム、２級選別プｐグラ五勢が組み合
わされその構造は格子状となっている（第２図）０尚、
第２図（３）は全体の流れを示すフルーチャートで第２
図（ト）は第２図（５）の各部の流れを示すものである
０こζで１２図を用いてＮＩＦＩ分餉試分管試験の被測
定１ｃに対して行なうとして、試験実行例を説明する。
等数分類試験は、ｌ部数試験プａ／ツムから開始され、
一連の１等級試験ｔＩＩ次実行しある試験において不良
となると該試験と同試験内容であるが規格を緩め九２等
級試験中Ｏ該轟試験に実行が移り以後２勢級試験を、必
要であれば３等級試験まで同様に実行し、３等級試験の
うちどれかｌ試験でも不良となり九もの紘不良品として
、またｌ部数試験をすべて良として終了し良ものＦｉ１
等級品として以下同様に２等級、３等級品として試験終
了時に判断される。これに対して試験装置の処理能力向
上の為、複数個のメモリｌＣを同時に測定する場合、等
数分類試験中のある試験における結果が同時に測定した
被測定ｌＣの間で異なった場合の試験実行順序のコント
ロールに非常な因難さがある。ここで現在性なわれてい
る複数個同時試験の実行順序コントロールの手段を一例
として２個同時試験の場合で説明する。第１の手段は１
等級試験ｔ２つ同時に開始しある試験において少なくと
もどちらか一方の被測定１ｃの結果が不良であった場合
、それ以稜の試験においては該１ｃを電気的にテスタか
ら切ル離し、他方のＩｃについてのみ前記１個試験の実
行順序コントロールにより試験を実行し、等級を判断し
た後先程不良となりた被御ｊ足１ｃを電気的に再接続し
、残りの試験を貴行し等級を判断する。第２の手段はｌ
部数試験より２ヶ四時に開始し１等級試験において全被
測定１０が同一試験あるいは異なる試験において不良と
ならなければ１等級試験を最後まで行ない、１等級試験
終了時において１等級試験が全て良である被測定１ｃの
み１等級として判別し、電気的にテスタがら切夛離され
る。ここで全被測定１ｃ＃ｃ１級と判断されれば試験は
終了するが一個でも判断されなかり九場合は該１０のみ
について２等級試験の先頭に実行が移され、以下同様に
実行されるＯｌた１等級試験にシいて全被測定ｌＣ共に
同一試験あるいは興なる試験で不良となり九場合には同
一試験において、両被測定ｌＣ共不良とカフた時、ある
いは、異なる試験において、内被測定Ｉｃ系不良になっ
たと判断された時点において、１等級試験の実行をやめ
、２等級試験の先頭に実行が移る。
一連の１等級試験ｔＩＩ次実行しある試験において不良
となると該試験と同試験内容であるが規格を緩め九２等
級試験中Ｏ該轟試験に実行が移り以後２勢級試験を、必
要であれば３等級試験まで同様に実行し、３等級試験の
うちどれかｌ試験でも不良となり九もの紘不良品として
、またｌ部数試験をすべて良として終了し良ものＦｉ１
等級品として以下同様に２等級、３等級品として試験終
了時に判断される。これに対して試験装置の処理能力向
上の為、複数個のメモリｌＣを同時に測定する場合、等
数分類試験中のある試験における結果が同時に測定した
被測定ｌＣの間で異なった場合の試験実行順序のコント
ロールに非常な因難さがある。ここで現在性なわれてい
る複数個同時試験の実行順序コントロールの手段を一例
として２個同時試験の場合で説明する。第１の手段は１
等級試験ｔ２つ同時に開始しある試験において少なくと
もどちらか一方の被測定１ｃの結果が不良であった場合
、それ以稜の試験においては該１ｃを電気的にテスタか
ら切ル離し、他方のＩｃについてのみ前記１個試験の実
行順序コントロールにより試験を実行し、等級を判断し
た後先程不良となりた被御ｊ足１ｃを電気的に再接続し
、残りの試験を貴行し等級を判断する。第２の手段はｌ
部数試験より２ヶ四時に開始し１等級試験において全被
測定１０が同一試験あるいは異なる試験において不良と
ならなければ１等級試験を最後まで行ない、１等級試験
終了時において１等級試験が全て良である被測定１ｃの
み１等級として判別し、電気的にテスタがら切夛離され
る。ここで全被測定１ｃ＃ｃ１級と判断されれば試験は
終了するが一個でも判断されなかり九場合は該１０のみ
について２等級試験の先頭に実行が移され、以下同様に
実行されるＯｌた１等級試験にシいて全被測定ｌＣ共に
同一試験あるいは興なる試験で不良となり九場合には同
一試験において、両被測定ｌＣ共不良とカフた時、ある
いは、異なる試験において、内被測定Ｉｃ系不良になっ
たと判断された時点において、１等級試験の実行をやめ
、２等級試験の先頭に実行が移る。
以下同様に２等級、３＃級試験を行ない全被測定１Ｇが
等級判断を終え九時点において試験が終了する。ここで
甲なる被＃］定１ｃ及び乙なる被測定１０を同時に試験
するとし具体的に第２図を用いて、前記第１．及び第２
の手段を説明する０第２図においてＩｃ甲は試験４及び
試験５においてのみ不良とな）、３等級と判別され、ｌ
Ｃ乙は試験１及び試験５において不良となル３部数と表
るものとする。ｌｅ甲を１個のみで試験すると第２図に
おいて、試験１−試験２−試験３−試験４−試験８−試
験１２と６試験を実行し、１０乙を１個のみで試験する
と、試験ｌ−試験５−試験９−試験ｌ〇−試験１１−試
験１２と６試験を実行しＩｃ甲及びｌＣ乙を両者共試験
するには計１２試験必要となる０もしこれらＩｃ甲及び
乙を同時に試験するとし、前記第１の手段によれば、試
験１−試験２−試験３−試験４−試験８−試験１２と実
行しＩｃ甲を３勢級を判別し、さらに試験５−試験９−
試験１〇−試験１１−試験１２と実行し、ｌＣ乙を３等
級と判別し、試験終了する０このように前記第１の手段
によれは１１試験を実行するが試験１２はＩｃ甲及びＩ
ｃ乙に対して、各々実行してお９、無駄な試験を実行し
ている。この様に前記第１の手段によれば不良となった
１０は、その時点で切〕離しその後はｌｌＣずつの試験
となる為、以降同じ試験をＩｃ甲及びＩｃ乙が実行しな
くてはならない場合には同時試験は行なえず、無駄な試
験を行なう事となる。
等級判断を終え九時点において試験が終了する。ここで
甲なる被＃］定１ｃ及び乙なる被測定１０を同時に試験
するとし具体的に第２図を用いて、前記第１．及び第２
の手段を説明する０第２図においてＩｃ甲は試験４及び
試験５においてのみ不良とな）、３等級と判別され、ｌ
Ｃ乙は試験１及び試験５において不良となル３部数と表
るものとする。ｌｅ甲を１個のみで試験すると第２図に
おいて、試験１−試験２−試験３−試験４−試験８−試
験１２と６試験を実行し、１０乙を１個のみで試験する
と、試験ｌ−試験５−試験９−試験ｌ〇−試験１１−試
験１２と６試験を実行しＩｃ甲及びｌＣ乙を両者共試験
するには計１２試験必要となる０もしこれらＩｃ甲及び
乙を同時に試験するとし、前記第１の手段によれば、試
験１−試験２−試験３−試験４−試験８−試験１２と実
行しＩｃ甲を３勢級を判別し、さらに試験５−試験９−
試験１〇−試験１１−試験１２と実行し、ｌＣ乙を３等
級と判別し、試験終了する０このように前記第１の手段
によれは１１試験を実行するが試験１２はＩｃ甲及びＩ
ｃ乙に対して、各々実行してお９、無駄な試験を実行し
ている。この様に前記第１の手段によれば不良となった
１０は、その時点で切〕離しその後はｌｌＣずつの試験
となる為、以降同じ試験をＩｃ甲及びＩｃ乙が実行しな
くてはならない場合には同時試験は行なえず、無駄な試
験を行なう事となる。
また前記第２の手段によれは、試験１−試験２−試験３
−試験４−試験５−試験６−試験７−試験８−試験９−
試験１〇−試験１１−試験１２と計１２試験を実行し、
ＩＣ甲及び１０乙共に３等級と判別される◎該手段によ
ると、試験６．試験７という本来紘不必用な試験を実行
する。蚊手段においては試験結果がＩＯ甲及びＩｃ乙に
おいて相異なった場合の次に実行すべき試験の指定は、
理論的には可能であるが実際的に拡膨大な条件判断が必
用となり、非常に困難である。
−試験４−試験５−試験６−試験７−試験８−試験９−
試験１〇−試験１１−試験１２と計１２試験を実行し、
ＩＣ甲及び１０乙共に３等級と判別される◎該手段によ
ると、試験６．試験７という本来紘不必用な試験を実行
する。蚊手段においては試験結果がＩＯ甲及びＩｃ乙に
おいて相異なった場合の次に実行すべき試験の指定は、
理論的には可能であるが実際的に拡膨大な条件判断が必
用となり、非常に困難である。
以上の如く前記第１ｏ手段あるいは＃！２の手段による
複数個同時試験においては同時試験による処理能力の向
上を妨げる場合も生じている。
複数個同時試験においては同時試験による処理能力の向
上を妨げる場合も生じている。
この様に現在の手段によれば複数個同時に測定する時の
処理能力は全被測定Ｉｃ ｎ個共同−等級の場合はｎ倍
になるが異なる場合には低下する可能性もある。
処理能力は全被測定Ｉｃ ｎ個共同−等級の場合はｎ倍
になるが異なる場合には低下する可能性もある。
本発明の目的はかかる従来技術の欠点を除去し九有効な
集積回路の試験装置を提供することであ１１１′ るＯ 本発明の特徴は、半導体集積回路の動作試験を１試験の
実行に門いて複数の半導体集積回路に対して行なう半導
体集積回路試験装置において、主記憶装置内に格納され
たる複数の等級分類試験から成る試験プログラムの各々
の複数の等級分類試験の前記主記憶装置内における格納
開始番地を格納する記憶装置を有し、前記各々の被測定
集積回路の前記各々の等級分類試験に対する判定禁止情
報を格納する機能を有し、前記等級分数試験における各
々の被測定集積回路の試験結果と前記判定禁止情報を格
納する機能に格納されたる該試験における各々の被測定
集積回路の判定禁止情報とによ）前記判定禁止情報を格
納する機能に判定系正情報を新たに設定、解除するとと
もに次に実行する等級分類試験を決定する機能を有する
集積回路試験装置にある。
集積回路の試験装置を提供することであ１１１′ るＯ 本発明の特徴は、半導体集積回路の動作試験を１試験の
実行に門いて複数の半導体集積回路に対して行なう半導
体集積回路試験装置において、主記憶装置内に格納され
たる複数の等級分類試験から成る試験プログラムの各々
の複数の等級分類試験の前記主記憶装置内における格納
開始番地を格納する記憶装置を有し、前記各々の被測定
集積回路の前記各々の等級分類試験に対する判定禁止情
報を格納する機能を有し、前記等級分数試験における各
々の被測定集積回路の試験結果と前記判定禁止情報を格
納する機能に格納されたる該試験における各々の被測定
集積回路の判定禁止情報とによ）前記判定禁止情報を格
納する機能に判定系正情報を新たに設定、解除するとと
もに次に実行する等級分類試験を決定する機能を有する
集積回路試験装置にある。
次に本発明の実施例を第３図を用いて説明する。
第３図においてあらかじめ定められたる等級数Ｘ及び各
等級試験数Ｙ（基づき作成されるＸｘＹ個の等級試験が
システムコントロー２１によりメインメモリ２に格納さ
れるとともに各試験のメインメモリ２中における格納−
始番地ＸｘＹ個が第４図の如く、試験開始帯地レジスタ
３に格納される。
等級試験数Ｙ（基づき作成されるＸｘＹ個の等級試験が
システムコントロー２１によりメインメモリ２に格納さ
れるとともに各試験のメインメモリ２中における格納−
始番地ＸｘＹ個が第４図の如く、試験開始帯地レジスタ
３に格納される。
システムコントローラｌはメインメモリ２に格納される
最高位等級の試験１から試験を開始しテスト装置４によ
ｐｎ＠Ｏ被捌定１ｃ５に独立に切断投入が可能なｎ組の
測定信号６を与え、ｎ個の被測定１ｃよ〕ｎ個の出力信
号７を試験装置４において試験装置内よシ発生される期
待値と比較し、良、不良の判断を行ない第１試験を終了
する０マスク情報レジスタｓＦｉｇｓ図の如き情報を格
納する構造となってお）試験開始時にはすべての試験に
対応する位置にマスク情報が設定されている。
最高位等級の試験１から試験を開始しテスト装置４によ
ｐｎ＠Ｏ被捌定１ｃ５に独立に切断投入が可能なｎ組の
測定信号６を与え、ｎ個の被測定１ｃよ〕ｎ個の出力信
号７を試験装置４において試験装置内よシ発生される期
待値と比較し、良、不良の判断を行ない第１試験を終了
する０マスク情報レジスタｓＦｉｇｓ図の如き情報を格
納する構造となってお）試験開始時にはすべての試験に
対応する位置にマスク情報が設定されている。
システムコント四−ツｌは現在性なっ九試験における全
試験１ｃの測定結果に対し前記マスク情報レジスタ８に
格納されている骸試験におけるマスク情報によ）マスク
をかけその結果によｐ下記の手段によりマスク情報を解
除し、又、次に行なうべき試験を判断し前記試験開始番
地レジスタ３よｐ腋試験の前記メインメモリ２中におけ
る格納開始番地をプログラムカウンタ９にセットし前記
プログラムカウンタ９にセットされえる帯地よりメイン
メ峰りから試験プ鴛グラムをロードし、次の試験が行な
われる。
試験１ｃの測定結果に対し前記マスク情報レジスタ８に
格納されている骸試験におけるマスク情報によ）マスク
をかけその結果によｐ下記の手段によりマスク情報を解
除し、又、次に行なうべき試験を判断し前記試験開始番
地レジスタ３よｐ腋試験の前記メインメモリ２中におけ
る格納開始番地をプログラムカウンタ９にセットし前記
プログラムカウンタ９にセットされえる帯地よりメイン
メ峰りから試験プ鴛グラムをロードし、次の試験が行な
われる。
論 理
前提：
■ 試験プログラムを図６の如きＸｘＹのマトリクスと
仮定する。
仮定する。
■ 試験開始時において、マスク情報レジスタには（１
，１）の試験を除くすべての試験にマスクが設定されて
いる。
，１）の試験を除くすべての試験にマスクが設定されて
いる。
■ 試験の実行順序は、
（１，１）、（２１）、・・・（Ｘ、１）、（１，２）
。
。
（２，２）・・・（Ｘ、２）、（１，３）（２，３）・
・・（Ｘ、３）・・・（ｘ、ｙ） とする。
・・（Ｘ、３）・・・（ｘ、ｙ） とする。
■ 実行すべき試験において全１０共にマスクが設定さ
れている時には該試験は実行されず次の試験に実行が移
る。
れている時には該試験は実行されず次の試験に実行が移
る。
以上の前程のもとに（１，ｌ）よル複数個（ｎ個）の被
測定１ｃ同時に試験を開始し、以下の判断により、マス
ク情報を設定、解除する。
測定１ｃ同時に試験を開始し、以下の判断により、マス
ク情報を設定、解除する。
１ ： （Ｘｓ）’）の試験において
・良のＩｃに対して（ｘ、ｙ＋１）のマスクを解除する
。
。
・不良のＩｃに対して（ｘ、ｙ＋ｉ）、（ｘ、ｙ＋ｚ）
、−、（Ｘ、Ｙ）にＭｌを設定する。（ｘ＋１、ｙ）の
マスクを解除する。
、−、（Ｘ、Ｙ）にＭｌを設定する。（ｘ＋１、ｙ）の
マスクを解除する。
２ ： （Ｘ、麿）の試験において、（但しｌ≦１≦Ｙ
）不良のＩｃに対して不良品と判断する。
）不良のＩｃに対して不良品と判断する。
３ ： （ｂ、ｙ）の試験において、（但し１≦ｂ−１
良のＩＣに対して被試験の等級と判断する。
良のＩＣに対して被試験の等級と判断する。
以上の論理に従い各試験毎に試験結果とマスク情報とに
よ）次に実行すべき試験を判断しつつ試験を実行し全て
の被測定１ｃの等級が判別された時点において全試験終
了する０ここで前記ＩＣ甲及び１０乙を同時に本発明に
よるテスタによｐ測定した場合前記論理に従い、 試験１−試験５−試験９ニ試験２−試験１０−試験３−
試験１１−試験４−試験８−試験１２と実行し、１０試
験ｔｌＩ行することによ、？ＩＣ甲及びＩＣ乙共に３＊
Ｈに判別される０ 以上の如く本発明によればＣＩ 、ｍ） （但し、１≦
ｌ≦Ｘ 、 ｍ−一定）の試験群において複数の被試験
ＩＣが（ｊ、ｍ＋１）の試験群においてそれぞれ実行す
べき試験を決定してから（Ａ！、ｍ＋１）の試験群の実
行を行なう為前記第１及び第２の手段の如き複数個同時
試験における理論的処理能力の向上率に対する実際的処
理能力向上率の低下を完全に防ぐ事が出来る。
よ）次に実行すべき試験を判断しつつ試験を実行し全て
の被測定１ｃの等級が判別された時点において全試験終
了する０ここで前記ＩＣ甲及び１０乙を同時に本発明に
よるテスタによｐ測定した場合前記論理に従い、 試験１−試験５−試験９ニ試験２−試験１０−試験３−
試験１１−試験４−試験８−試験１２と実行し、１０試
験ｔｌＩ行することによ、？ＩＣ甲及びＩＣ乙共に３＊
Ｈに判別される０ 以上の如く本発明によればＣＩ 、ｍ） （但し、１≦
ｌ≦Ｘ 、 ｍ−一定）の試験群において複数の被試験
ＩＣが（ｊ、ｍ＋１）の試験群においてそれぞれ実行す
べき試験を決定してから（Ａ！、ｍ＋１）の試験群の実
行を行なう為前記第１及び第２の手段の如き複数個同時
試験における理論的処理能力の向上率に対する実際的処
理能力向上率の低下を完全に防ぐ事が出来る。
第１図は一搬のＩＣの試験プログラムの７０−チャート
。 第２図はメモ＋７ Ｉ Ｃの試験プログラムの７０−チ
ャート。 第３図は本発明の実施例にょるテスタのブロック図であ
り、ｌ・・・・・・システムコントｐ−２，２・・・・
・・メインメモリ、 苧叫−・試験ｉｓ始番地、レジス
タ、４・・・・・・テスト装置、５・・・・・・被試験
ｌｃ、６・・す・・測定信号、７・・・・・・出力信号
、訃・・・・・マスク情報レジスタ、９・・・・・・プ
ログラムカランタである。 第４図は第３図における試験開始査地レジスタ３とメイ
ンメ峰り２の構造Ｅ。 ＃！５図は図３におけるマスク情報レジスタ８の構造図
。 第６図は本発明による試験装置の試験プログラムの構造
図。 障１図
。 第２図はメモ＋７ Ｉ Ｃの試験プログラムの７０−チ
ャート。 第３図は本発明の実施例にょるテスタのブロック図であ
り、ｌ・・・・・・システムコントｐ−２，２・・・・
・・メインメモリ、 苧叫−・試験ｉｓ始番地、レジス
タ、４・・・・・・テスト装置、５・・・・・・被試験
ｌｃ、６・・す・・測定信号、７・・・・・・出力信号
、訃・・・・・マスク情報レジスタ、９・・・・・・プ
ログラムカランタである。 第４図は第３図における試験開始査地レジスタ３とメイ
ンメ峰り２の構造Ｅ。 ＃！５図は図３におけるマスク情報レジスタ８の構造図
。 第６図は本発明による試験装置の試験プログラムの構造
図。 障１図
Claims (1)
- 半導体集積回路の動作試験を、！試験の実行において、
複数の半導体集積回路に対して行なう半導体集積回路試
験装置において、主記憶装置内に格納されたる複数の部
数分類試験から成る試験プレグクムの各々ＯＩＩ数の等
数分類試験の前記主記憶装置内における格納開始番地を
格納する記憶装置を有し、前記各々の被ＩＩＩ定集積回
路の前記各々の等数分類試験に対する判定禁止情報を格
納する機能を有し、前記等級分数試験における各々の被
測定集積回路の試験結果と前記判定禁止情報を格納する
機能に格納され九骸試験における各々の被測定集積回路
の判定禁止情報とによｐ、前記判定禁止情報を格納する
機能に判定禁止情報を新たに設定、解除するとともに次
に実行する部数分類試験を決定する機能を有する仁とを
特徴とする集積回路の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019093A JPS58135972A (ja) | 1982-02-09 | 1982-02-09 | 集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019093A JPS58135972A (ja) | 1982-02-09 | 1982-02-09 | 集積回路の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58135972A true JPS58135972A (ja) | 1983-08-12 |
Family
ID=11989850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57019093A Pending JPS58135972A (ja) | 1982-02-09 | 1982-02-09 | 集積回路の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58135972A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148136A (ja) * | 1984-01-12 | 1985-08-05 | Toshiba Corp | 半導体試験装置 |
| WO2018211774A1 (ja) * | 2017-05-15 | 2018-11-22 | 東京エレクトロン株式会社 | デバイスの検査方法 |
-
1982
- 1982-02-09 JP JP57019093A patent/JPS58135972A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148136A (ja) * | 1984-01-12 | 1985-08-05 | Toshiba Corp | 半導体試験装置 |
| WO2018211774A1 (ja) * | 2017-05-15 | 2018-11-22 | 東京エレクトロン株式会社 | デバイスの検査方法 |
| JP2018194356A (ja) * | 2017-05-15 | 2018-12-06 | 東京エレクトロン株式会社 | デバイスの検査方法 |
| CN110869780A (zh) * | 2017-05-15 | 2020-03-06 | 东京毅力科创株式会社 | 器件的检查方法 |
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