JPS58134470A - 増幅ゲ−ト構造のゲ−トタ−ンオフサイリスタ - Google Patents
増幅ゲ−ト構造のゲ−トタ−ンオフサイリスタInfo
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- JPS58134470A JPS58134470A JP1791282A JP1791282A JPS58134470A JP S58134470 A JPS58134470 A JP S58134470A JP 1791282 A JP1791282 A JP 1791282A JP 1791282 A JP1791282 A JP 1791282A JP S58134470 A JPS58134470 A JP S58134470A
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- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 241001310793 Podium Species 0.000 claims 1
- 239000012212 insulator Substances 0.000 claims 1
- 230000007423 decrease Effects 0.000 abstract description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、増幅ゲート構造のゲートターンオアサイリス
タ（ＧＴＯとも称される）、豐に雛込ゲート層ＶＣ有す
るＧＴＯＫＩＩするものである。
タ（ＧＴＯとも称される）、豐に雛込ゲート層ＶＣ有す
るＧＴＯＫＩＩするものである。
この徳のＧＴＯは纂１図（ａ） ＃ （ｂ）に示すよう
な構造となっている。−において、１祉補強用タングス
テン板、２ｉ１ｐ層、３はＮ層、４扛Ｐ層、７ＦｉＰ一
層、８はＮ層、９及びｌＯはカソードエ書ツタであり、
タングステン板１上ＫＰＩＩＩＰＮ層が形成されている
。紡記カソードエミッタ９及び１０の如くカソードエミ
ッタを二つに分けたことにより、補助ＧＴＯ領域ムと主
ＧＴＯ領域０が形ｇされる。
な構造となっている。−において、１祉補強用タングス
テン板、２ｉ１ｐ層、３はＮ層、４扛Ｐ層、７ＦｉＰ一
層、８はＮ層、９及びｌＯはカソードエ書ツタであり、
タングステン板１上ＫＰＩＩＩＰＮ層が形成されている
。紡記カソードエミッタ９及び１０の如くカソードエミ
ッタを二つに分けたことにより、補助ＧＴＯ領域ムと主
ＧＴＯ領域０が形ｇされる。
５及び６は２層４に形成された臘込ゲート層（高不純物
１！ｋｔＬ層）、１１はオフゲート電極、１２はアルミ
電極（カソード）、１３はオンゲート電極、１４龜アル
ミ配線、１５ａモリブデン板、１６扛敵化展（ｓｉｏ、
） である。前記埋込ゲート層５，６間は主ＧＴＯ領
域Ｃと補助ＧＴＯ懺域Ａ會分賑する領域Ｂとなる。この
領域Ｂは１ｋＩＩＪ Ｇ Ｔ Ｏのオンゲー□ ト電他１３から流れるゲート電流が矢印ａの経路を逍っ
て主ＧＴρに流れ込むのｔ防止するためのものでおり、
これによつ１、ゲート′ｗＬ流扛その大部分が袖８ｔＩ
ＧＴＯ１ｒ点弧するためのものとなる。
１！ｋｔＬ層）、１１はオフゲート電極、１２はアルミ
電極（カソード）、１３はオンゲート電極、１４龜アル
ミ配線、１５ａモリブデン板、１６扛敵化展（ｓｉｏ、
） である。前記埋込ゲート層５，６間は主ＧＴＯ領
域Ｃと補助ＧＴＯ懺域Ａ會分賑する領域Ｂとなる。この
領域Ｂは１ｋＩＩＪ Ｇ Ｔ Ｏのオンゲー□ ト電他１３から流れるゲート電流が矢印ａの経路を逍っ
て主ＧＴρに流れ込むのｔ防止するためのものでおり、
これによつ１、ゲート′ｗＬ流扛その大部分が袖８ｔＩ
ＧＴＯ１ｒ点弧するためのものとなる。
ところで、上記構造のＧＴＯと振触するカソード情銅電
極の大きさは、モリブデン板１５の大きさである。また
、単位面１ａ当りに加え得る圧力は、アルミ電極１２が
劣化しない範囲にしなけれはならない。この九め、ＧＴ
Ｃ’ｔｉｌｉめ付は倚る締付全圧力は、クエへのサイズ
の割に鉱小さく、従ってＧＴｏの熱抵抗が大きくなシ、
放熱効率が低下する。
極の大きさは、モリブデン板１５の大きさである。また
、単位面１ａ当りに加え得る圧力は、アルミ電極１２が
劣化しない範囲にしなけれはならない。この九め、ＧＴ
Ｃ’ｔｉｌｉめ付は倚る締付全圧力は、クエへのサイズ
の割に鉱小さく、従ってＧＴｏの熱抵抗が大きくなシ、
放熱効率が低下する。
本発明は上記の欠点を除去するためになされ良もので、
分１Ｉ１１に域にも締付圧力の受圧を分担させることに
より、加圧接触向における熱抵抗を低減できる増−ゲ］
ト構造のゲートターンオアサイリスタｔ−提供する・こ
とを目的とする。
分１Ｉ１１に域にも締付圧力の受圧を分担させることに
より、加圧接触向における熱抵抗を低減できる増−ゲ］
ト構造のゲートターンオアサイリスタｔ−提供する・こ
とを目的とする。
：１１゜
以下、本発明を図ボの実施例に基づいて詳細に説明する
。
。
第２図線本発明の一実施例を示すもので、絽１図（ＩＬ
）と同一部分には同−符号上付している。本実施例が従
来と異なるの社、分１ｍ領域Ｂを必要最小限とし、その
縮小分アルミ電極１２１補助ＧＴ、Ｏ方向へ端数すると
ともに、カソードエミッタ９と振合するＰ一層７との絶
縁のために酸化膜１６の被機区域を変更している点、こ
れに応じて置込ゲート層５に補助ＧＴＯ方向ヘアル建配
線１４の主ＧＴＯ側端部の直下まで伸びる延伸部５ムを
設けた点である。
）と同一部分には同−符号上付している。本実施例が従
来と異なるの社、分１ｍ領域Ｂを必要最小限とし、その
縮小分アルミ電極１２１補助ＧＴ、Ｏ方向へ端数すると
ともに、カソードエミッタ９と振合するＰ一層７との絶
縁のために酸化膜１６の被機区域を変更している点、こ
れに応じて置込ゲート層５に補助ＧＴＯ方向ヘアル建配
線１４の主ＧＴＯ側端部の直下まで伸びる延伸部５ムを
設けた点である。
このような構造とすると、アルミ電＠１２の面積拡大に
伴ってモリブデン板１５の大形化が可能となシ、その分
線付圧力を増加できる。また、場込ゲート層５に嬌伸部
５Ａを設けたことにより、補助ＧＴＯの主電流が主ＧＴ
Ｏのケート電流として流れやすくなる。
伴ってモリブデン板１５の大形化が可能となシ、その分
線付圧力を増加できる。また、場込ゲート層５に嬌伸部
５Ａを設けたことにより、補助ＧＴＯの主電流が主ＧＴ
Ｏのケート電流として流れやすくなる。
第３図は本発明の他の実ｗＡカを示すもので、第２図の
実施例とはカソードエミッタ９も補助ＧＴＯ方向へ嬌長
した点が異なる。ただし、この場合にはカソードエミッ
タ９とアルミ電極１２の接触面を広くするようにその部
分の酸化膜１６が除去される。
実施例とはカソードエミッタ９も補助ＧＴＯ方向へ嬌長
した点が異なる。ただし、この場合にはカソードエミッ
タ９とアルミ電極１２の接触面を広くするようにその部
分の酸化膜１６が除去される。
このようにカソードエミッタ９、アル電電極認の処長に
よって領域０１を形属し、しかもこの領域０１社オンし
ないように、また補助ＧＴＯの主電流が主ＧＴＯのケー
ト電流として流れやすいように瀧込ゲート層５も嬌長さ
せると、前記実施例と同様に大形のモリブデン＆１５の
飲用が可能となり、これに伴い締付圧力を増加でき、熱
抵抗の低減が図れる。
よって領域０１を形属し、しかもこの領域０１社オンし
ないように、また補助ＧＴＯの主電流が主ＧＴＯのケー
ト電流として流れやすいように瀧込ゲート層５も嬌長さ
せると、前記実施例と同様に大形のモリブデン＆１５の
飲用が可能となり、これに伴い締付圧力を増加でき、熱
抵抗の低減が図れる。
前記各実施例における効果を具体的畝値例會挙げて示せ
ば次のようになる。
ば次のようになる。
モリブデン板１５は外径ｒｌ、内径ｒ里 の平たいリン
グであるので、アル建電極１２と接触する面積Ｓは、Ｓ
フｆ（ｒｌ ｒｌ）となる。従来の寸法を例えばｒｌ
＝ｘｇ、９ （ｓｍ） 、ｒ＊ ＝１２（ｍ） と
すれは、Ｓ＝π（１２” −８，９” ’） （−）
＝ ２．０３（ｄ）である。また、カソード電＠１２の
アルミの強さの限度は、信頼性を考慮すると、３ＫＬＩ
／−がＭ度で番る。従って、締付可能な全圧力は、２．
０３ｘ３（１＝＝６０９（時）１１度である。このＧ’
ｒＯのアノード側のタングステン板１０寸法拡、ｒＩＩ
＆３６■である。
グであるので、アル建電極１２と接触する面積Ｓは、Ｓ
フｆ（ｒｌ ｒｌ）となる。従来の寸法を例えばｒｌ
＝ｘｇ、９ （ｓｍ） 、ｒ＊ ＝１２（ｍ） と
すれは、Ｓ＝π（１２” −８，９” ’） （−）
＝ ２．０３（ｄ）である。また、カソード電＠１２の
アルミの強さの限度は、信頼性を考慮すると、３ＫＬＩ
／−がＭ度で番る。従って、締付可能な全圧力は、２．
０３ｘ３（１＝＝６０９（時）１１度である。このＧ’
ｒＯのアノード側のタングステン板１０寸法拡、ｒＩＩ
＆３６■である。
このような（）Ｔｏの熱抵抗ｔ−ＩＩＩ 寓すると、“
０．０４５１ （ｔ？、／Ｗ ）であつ九。 ：可、′、“１
□ これに対し、各実施例の如く広面積とした場合のモリブ
デン板１５の外１１ ｒ ｍは１２（ｓｍ）、内径ｒ１
Ｆｉ７．０（簡）となるので、その面積は、８；π（１
２”−７，０”） （ｊ）−２，９８（ｊ）とな９、締
付可能な全圧力は、２．９８ Ｘ ３００婁８９５（麺
）となる。
０．０４５１ （ｔ？、／Ｗ ）であつ九。 ：可、′、“１
□ これに対し、各実施例の如く広面積とした場合のモリブ
デン板１５の外１１ ｒ ｍは１２（ｓｍ）、内径ｒ１
Ｆｉ７．０（簡）となるので、その面積は、８；π（１
２”−７，０”） （ｊ）−２，９８（ｊ）とな９、締
付可能な全圧力は、２．９８ Ｘ ３００婁８９５（麺
）となる。
この場合の熱抵抗株、０．０３７ Ｃ℃／Ｗ） とな
り、従来よシ大−に低減する。
り、従来よシ大−に低減する。
以上のように本発明によれば、補助ＧＴＯ領域と主ＧＴ
Ｏ領域の中間の分離領域を必ｌ！最小＠Ｏ暢に狭めて面
積を拡大したので、締付可能な全圧力の増加が可能とな
ｐ１熱抵抗が図れる。しかも、山積の拡大に際しては適
切な絶縁手段七施してお９、性能の低下を招くことなく
！ｌ！楓できる。
Ｏ領域の中間の分離領域を必ｌ！最小＠Ｏ暢に狭めて面
積を拡大したので、締付可能な全圧力の増加が可能とな
ｐ１熱抵抗が図れる。しかも、山積の拡大に際しては適
切な絶縁手段七施してお９、性能の低下を招くことなく
！ｌ！楓できる。
′Ｘ
第１ｉｍＴｈ）、（鴨紘従一〇増一ゲート構造のＧＴＱ
である。 １・・・タングステン板、２・・・Ｐ層、３・・・”ｉ
ｔｌ、４・・・Ｐ層、５，５▲及び６・・・瀧込ゲート
鳩（高濃度堀込層）、７・・・Ｐ″″層、９及び１０・
・・カソードエミッタ、ｌ２・・・アルミ電極（カソー
ド）、ｌ３・・・オンゲート電極、１４・・・アルミ配
線、ｂ・・・モリブデン板、１６・・・酸化膜。 第２図 第３図
である。 １・・・タングステン板、２・・・Ｐ層、３・・・”ｉ
ｔｌ、４・・・Ｐ層、５，５▲及び６・・・瀧込ゲート
鳩（高濃度堀込層）、７・・・Ｐ″″層、９及び１０・
・・カソードエミッタ、ｌ２・・・アルミ電極（カソー
ド）、ｌ３・・・オンゲート電極、１４・・・アルミ配
線、ｂ・・・モリブデン板、１６・・・酸化膜。 第２図 第３図
Claims (3)
- （１）ｐｍｐｉｉ層のカソードエミッタとしてのＮ層を
二つに分けて補助ＧＴＯＩｉｌｌ域と主ＧＴＯ領域とし
、かつカソードエミッタ□に接合する２層に壇込ゲート
層を形成した増幅ゲート構造のゲートターンオフサイリ
スタにおいて、主ＧＴＯのカソード電極を加圧′級触面
槓が大きくなるよう補助Ｇ’ｒｏＮＫ姑設し、この延設
部の下方に絶縁子ＩＲｔＷｉけたことを特徴とする翔−
ゲート構造のゲートターンオフサイリスタ。 - （２） カソードエミッタと嵌合する２層とカソード
電極の延設部の間に鹸化ＪＩｌ！を形成して絶縁手段と
した特許−求の１ｉＱｌ！ｉ第１項記載の増−ゲート構
造のゲートターンオアサイリスタ。 - （３） 主ＧＴＯ領域の瀧込ゲート層を圧接部全体に
形成して駆軸手段とじ九特許請求の範囲第１項またｒａ
ｔ亀２ＪＪ紀載の増幅ゲート構造のゲートターンオアサ
イリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1791282A JPS58134470A (ja) | 1982-02-05 | 1982-02-05 | 増幅ゲ−ト構造のゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1791282A JPS58134470A (ja) | 1982-02-05 | 1982-02-05 | 増幅ゲ−ト構造のゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58134470A true JPS58134470A (ja) | 1983-08-10 |
Family
ID=11956958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1791282A Pending JPS58134470A (ja) | 1982-02-05 | 1982-02-05 | 増幅ゲ−ト構造のゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58134470A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694964A3 (en) * | 1994-07-27 | 1996-07-10 | Hitachi Ltd | Semiconductor device and packaging structure therefor and power inverter with this semiconductor device |
| US5652467A (en) * | 1995-07-27 | 1997-07-29 | Hitachi, Ltd. | Semiconductor device and package structure therefore and power inverter having semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710972A (en) * | 1980-05-23 | 1982-01-20 | Gen Electric | High voltage semiconductor device |
-
1982
- 1982-02-05 JP JP1791282A patent/JPS58134470A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710972A (en) * | 1980-05-23 | 1982-01-20 | Gen Electric | High voltage semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694964A3 (en) * | 1994-07-27 | 1996-07-10 | Hitachi Ltd | Semiconductor device and packaging structure therefor and power inverter with this semiconductor device |
| US5652467A (en) * | 1995-07-27 | 1997-07-29 | Hitachi, Ltd. | Semiconductor device and package structure therefore and power inverter having semiconductor device |
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