JPS58128093A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
- Publication number
- JPS58128093A JPS58128093A JP57009131A JP913182A JPS58128093A JP S58128093 A JPS58128093 A JP S58128093A JP 57009131 A JP57009131 A JP 57009131A JP 913182 A JP913182 A JP 913182A JP S58128093 A JPS58128093 A JP S58128093A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory device
- semiconductor memory
- write
- addresses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電界効果形トランジスタを利用した不揮発性
半導体メモリ装置に係るものであり、メモリの機能試験
を容易に成しうるように改喪された構成に関するもので
ある。
半導体メモリ装置に係るものであり、メモリの機能試験
を容易に成しうるように改喪された構成に関するもので
ある。
電界効果形トランジスタを使用した不揮発性メモリとし
ては、ドレイン近傍でアバランシェ現象を生ぜしめ、発
生したホット−エレクトロンを浮遊ゲートに注入するＦ
ＡＭＯ８（１’ｌｏａｔｉｎｇ ｇａｔ＠Ａｖａｌａｎ
ｃｈｅ−工ｎｊｅｃｔｉｏｎ ＭＯＳ）や、ゲート酸化
膜を極薄にして、トンネル現象を利用してゲート酸化膜
とその上に形成された窒化硅素膜間のトラップに電荷を
注入させるＭＨＯＳ ｊ＝＝ｔａｌ Ｎ１ｔｒｉｄｅ
Ｉ）ｃｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）構造をし九
ものなどがめる。これらは同一基板上にメモリアレイと
して作られ、周辺のアドレス入力バツ７ア、デコーダ、
センスアンプ、データ入出カバン７７などを加えてＲＯ
Ｍ（読み出し専用メモリ）として製品化されている。
ては、ドレイン近傍でアバランシェ現象を生ぜしめ、発
生したホット−エレクトロンを浮遊ゲートに注入するＦ
ＡＭＯ８（１’ｌｏａｔｉｎｇ ｇａｔ＠Ａｖａｌａｎ
ｃｈｅ−工ｎｊｅｃｔｉｏｎ ＭＯＳ）や、ゲート酸化
膜を極薄にして、トンネル現象を利用してゲート酸化膜
とその上に形成された窒化硅素膜間のトラップに電荷を
注入させるＭＨＯＳ ｊ＝＝ｔａｌ Ｎ１ｔｒｉｄｅ
Ｉ）ｃｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）構造をし九
ものなどがめる。これらは同一基板上にメモリアレイと
して作られ、周辺のアドレス入力バツ７ア、デコーダ、
センスアンプ、データ入出カバン７７などを加えてＲＯ
Ｍ（読み出し専用メモリ）として製品化されている。
たとえば、ＦＡＭＯ８形の場合は、２キロビツト。
８キロピント、１６牛ロビット１．３２牛ロビツト。
６４キロピツトなどが世の中で使用されておシ、マイク
ロプロセッサのプログラムメモリなどで、Ｉ Ｐ ＲＯ
Ｍ （Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａ
ｂｌｅ ＲＯＭ ）として広く使われている。
ロプロセッサのプログラムメモリなどで、Ｉ Ｐ ＲＯ
Ｍ （Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａ
ｂｌｅ ＲＯＭ ）として広く使われている。
第１図はＦＡＭＯ８形メモリトメモリトランジスタ模式
的に示す断面図で、（１）はｐ形の半導体基板、（２）
はフィールド絶縁膜、（３）はｎ形のドレイン、（４）
はｎ形のソース、（５）はゲート部絶縁層、（６）はフ
ローティングゲート、（７）は制御ゲート（以下単にゲ
ートという。） 、（８）はドレイン端子、（９）はソ
ース端子、叫はゲート端子である０ このメモリトランジスタへの書き込みは、メモリトラン
ジスタのゲート（７）およびドレイン（３）に高電圧、
例えばそれぞれ２１Ｖおよび１５Ｖを印加することによ
って行なわれ゛、読み出しはゲート（７）の電圧を５ｖ
にしてメモリトランジスタのＯＮ、ＯＦＦを検出するこ
とによってなされている。
的に示す断面図で、（１）はｐ形の半導体基板、（２）
はフィールド絶縁膜、（３）はｎ形のドレイン、（４）
はｎ形のソース、（５）はゲート部絶縁層、（６）はフ
ローティングゲート、（７）は制御ゲート（以下単にゲ
ートという。） 、（８）はドレイン端子、（９）はソ
ース端子、叫はゲート端子である０ このメモリトランジスタへの書き込みは、メモリトラン
ジスタのゲート（７）およびドレイン（３）に高電圧、
例えばそれぞれ２１Ｖおよび１５Ｖを印加することによ
って行なわれ゛、読み出しはゲート（７）の電圧を５ｖ
にしてメモリトランジスタのＯＮ、ＯＦＦを検出するこ
とによってなされている。
ところで、このＦＡＭＯ８形ＥＦＲＯＭの欠点は書き込
みに長時間ｔ−景することである。メモリトランジスタ
への書き込みは、メモリのドレイン、ゲートに高電圧を
印加して、メモリトランジスタのしきい値電圧をシフト
させることで行われる。第２図にその書き込み時の印加
電圧ノ（ルス（プログラムパルス）＠と書き込み後のメ
モリトランジスタのしきい値電圧との関係の一例を示す
０この例ではドレイン（３）に１５ｖ、ゲー）（７３に
２５Ｖを印加すると初期のしきい値が１．３Ｖでめった
ものが５ｍｓのパルス入力により７ｖに、ｌｏｍｓの）
くルスで９ｖに上昇する。ｌＰＲＯＭとして使用する時
はトランジスタの製造のバラツキなどを考慮して、ｓｏ
ｗｓ位の時間を必要としている。通常ＥＦＲＯＭとして
用いられる時は８データが並列に処理されることが多い
が、それでも８キロビツトの場合、全ピッ）Ｋｉｌｌ！
込むには ５０ｍ５ Ｘ ８０００÷８ ＝ ５０ｓｅ。
みに長時間ｔ−景することである。メモリトランジスタ
への書き込みは、メモリのドレイン、ゲートに高電圧を
印加して、メモリトランジスタのしきい値電圧をシフト
させることで行われる。第２図にその書き込み時の印加
電圧ノ（ルス（プログラムパルス）＠と書き込み後のメ
モリトランジスタのしきい値電圧との関係の一例を示す
０この例ではドレイン（３）に１５ｖ、ゲー）（７３に
２５Ｖを印加すると初期のしきい値が１．３Ｖでめった
ものが５ｍｓのパルス入力により７ｖに、ｌｏｍｓの）
くルスで９ｖに上昇する。ｌＰＲＯＭとして使用する時
はトランジスタの製造のバラツキなどを考慮して、ｓｏ
ｗｓ位の時間を必要としている。通常ＥＦＲＯＭとして
用いられる時は８データが並列に処理されることが多い
が、それでも８キロビツトの場合、全ピッ）Ｋｉｌｌ！
込むには ５０ｍ５ Ｘ ８０００÷８ ＝ ５０ｓｅ。
という時間がかかる０さらに、６４キロビツトの場合に
は ５０ｍａ Ｘ ６４０００÷８ ＝ ４００ ｓｅｃ
＝ ６分４０秒という長時間を必要とする０実際に使用
する時は全ビット書き込む必要がないことも多く、これ
程多大な時間を袂しないことが多いＯしかし、これらの
ＥＦＲＯＭの機能チェックとしては、書きかえる可能性
がめる限シ全ビットについてなされるべきである。そし
て、このことは近時メモリ容量の増大とともに、テスト
所要時間が長くなシ、テストに要する費用が増大してい
、る。
は ５０ｍａ Ｘ ６４０００÷８ ＝ ４００ ｓｅｃ
＝ ６分４０秒という長時間を必要とする０実際に使用
する時は全ビット書き込む必要がないことも多く、これ
程多大な時間を袂しないことが多いＯしかし、これらの
ＥＦＲＯＭの機能チェックとしては、書きかえる可能性
がめる限シ全ビットについてなされるべきである。そし
て、このことは近時メモリ容量の増大とともに、テスト
所要時間が長くなシ、テストに要する費用が増大してい
、る。
第３図はこの発明を適用すべき従来のメモリ装置の一例
の構成を示すブロック図で、理解を容易にするため１６
ビントメモリを示す。Ｑｌｌ〜Ｑ４４はメモリトランジ
スタ、Ｑ１〜Ｑ、は負荷トランジスタ、（１１）、 、
ＩＪ’４はそれぞれアドレス信号、Ａ工１およびＡｘ
２の入力漏子、α１ 、 （１４１はインバータ、０１
〜霞はＸ側アドレスデコーダを構成するＡＮＤ回路、鵠
、岡はそれぞれアドレス信号ＡＹ１およびＡＹ□の入力
端子、シυ、＠はインバータ、に）〜に）はＹｌｌｌｌ
アドレスデコーダを構成するＡＮＤ回路、（財）〜（２
）はトランスファゲート、に）はプログラムパルス入力
端子、■は読み出し制御信号入力端子、（７）はセンス
アンプ、（７）は出力バツ７ア、（ロ）はデータ入出力
端子、■は入力バッファでおる。Ｐはプログラム電源端
子を示し、齋き込み時には２５Ｖ、＠み出し時には５ｖ
が供給される。
の構成を示すブロック図で、理解を容易にするため１６
ビントメモリを示す。Ｑｌｌ〜Ｑ４４はメモリトランジ
スタ、Ｑ１〜Ｑ、は負荷トランジスタ、（１１）、 、
ＩＪ’４はそれぞれアドレス信号、Ａ工１およびＡｘ
２の入力漏子、α１ 、 （１４１はインバータ、０１
〜霞はＸ側アドレスデコーダを構成するＡＮＤ回路、鵠
、岡はそれぞれアドレス信号ＡＹ１およびＡＹ□の入力
端子、シυ、＠はインバータ、に）〜に）はＹｌｌｌｌ
アドレスデコーダを構成するＡＮＤ回路、（財）〜（２
）はトランスファゲート、に）はプログラムパルス入力
端子、■は読み出し制御信号入力端子、（７）はセンス
アンプ、（７）は出力バツ７ア、（ロ）はデータ入出力
端子、■は入力バッファでおる。Ｐはプログラム電源端
子を示し、齋き込み時には２５Ｖ、＠み出し時には５ｖ
が供給される。
このメモリアレイの選択はアドレス信号ム！ｌ＃ＡＸ２
およびＡＹｌ、Ａ、によって行なう。このアドレス信号
はメモリへの情報の書き込みおよび読み出しに共通に用
いられる。例えば、メモリトランジスタＱｌｌを選択す
るＫはＡ工、＝１＃ムエ２＝ｌ、Ａア、＝Ｏ，Ａ、□＝
０とすればよい。書き込みを行なう時は、プログラム用
電源の値を高く（例えば２５ｖ）設定してプログラムパ
ルスを入力するととＫより選択されたアドレスのメモリ
トランジスタＱ１□のゲートに高電圧が印加される０ド
レインにはデータ人力に応じて高電圧または接地レベル
の電圧が印加され、ドレインに高電圧が印加された時、
このメモリトランジスタＱＩＩＫ書き込みが行われる。
およびＡＹｌ、Ａ、によって行なう。このアドレス信号
はメモリへの情報の書き込みおよび読み出しに共通に用
いられる。例えば、メモリトランジスタＱｌｌを選択す
るＫはＡ工、＝１＃ムエ２＝ｌ、Ａア、＝Ｏ，Ａ、□＝
０とすればよい。書き込みを行なう時は、プログラム用
電源の値を高く（例えば２５ｖ）設定してプログラムパ
ルスを入力するととＫより選択されたアドレスのメモリ
トランジスタＱ１□のゲートに高電圧が印加される０ド
レインにはデータ人力に応じて高電圧または接地レベル
の電圧が印加され、ドレインに高電圧が印加された時、
このメモリトランジスタＱＩＩＫ書き込みが行われる。
（すなわちしきい値電圧が１．３Ｖ−１０７と変化する
）この書き込みに簀する時間は通常５０ｍ５ｇ度に設定
されておシ、この例では全ビットについて書き込みを実
施するのに５０ｍ５ Ｘ １６ ＝ ８００ｍ５ （＝
０ 、８秒）かかも読み出し時はプログラム用電源を
低く（例えば５Ｖ位に）設定することＫよシ、Ａｘ１〜
ムＸ２で選択されたメモリトランジスタのゲートに５Ｖ
位が印加されることになシ、メモリトランジスタの内容
が検出される。これがＡ、１〜Ａ、２で選択されたトラ
ンス７アゲートを通してセンスアンプ（至）へ入力され
出力バッファ（至）から出力される０以上のように１６
ビツトのメモリでも全ビットの書き込みに０．８秒を賛
し、ビット数の増加に伴ってテストの所要一時間が長く
なることは前述の通シでおる。
）この書き込みに簀する時間は通常５０ｍ５ｇ度に設定
されておシ、この例では全ビットについて書き込みを実
施するのに５０ｍ５ Ｘ １６ ＝ ８００ｍ５ （＝
０ 、８秒）かかも読み出し時はプログラム用電源を
低く（例えば５Ｖ位に）設定することＫよシ、Ａｘ１〜
ムＸ２で選択されたメモリトランジスタのゲートに５Ｖ
位が印加されることになシ、メモリトランジスタの内容
が検出される。これがＡ、１〜Ａ、２で選択されたトラ
ンス７アゲートを通してセンスアンプ（至）へ入力され
出力バッファ（至）から出力される０以上のように１６
ビツトのメモリでも全ビットの書き込みに０．８秒を賛
し、ビット数の増加に伴ってテストの所要一時間が長く
なることは前述の通シでおる。
この発明は以上のような点に艦みてなされたもので、ア
ドレス選択回路に簡単な回路を附加するのみで、書き込
みの機能チェックが従来゛よシ短時間で行なうことので
きる半導体メモリ装置を提供することを目的としている
０ １ｇ４図はこの発明の一実施例を示すブロック構成図で
、インバーターの出力回路に多重書き込み（ＭＰ）用端
子■からのＭＰ信号と上記インバータ０４１の出力信号
とのＯＲ回路−を−人した以外は、篤３図の従来例と全
く同一でめるｏＭＦＭＰ信号びアドレス信号ＡＸＩ ＃
Ａ１２とＡｌｆＤ回路−、ｕｓ 、 ＯηおよびＨの
出力との関係は下表のようになる。
ドレス選択回路に簡単な回路を附加するのみで、書き込
みの機能チェックが従来゛よシ短時間で行なうことので
きる半導体メモリ装置を提供することを目的としている
０ １ｇ４図はこの発明の一実施例を示すブロック構成図で
、インバーターの出力回路に多重書き込み（ＭＰ）用端
子■からのＭＰ信号と上記インバータ０４１の出力信号
とのＯＲ回路−を−人した以外は、篤３図の従来例と全
く同一でめるｏＭＦＭＰ信号びアドレス信号ＡＸＩ ＃
Ａ１２とＡｌｆＤ回路−、ｕｓ 、 ＯηおよびＨの
出力との関係は下表のようになる。
すなわち、ＭＰ信号入力をＯＫしておくと、第３図の従
来例での説明はそのまま適用できるが、ＭＰ信号を１に
するとＡＮＤ回路（ＩＩ〜Ｈの出力の様子が太き−〈変
わる。すなわち、ムエ２−１の時Ａｚ、＝１でＡＮＤ回
路（ｌＩ９．０１１両出力が同時に１になシ、ム、。
来例での説明はそのまま適用できるが、ＭＰ信号を１に
するとＡＮＤ回路（ＩＩ〜Ｈの出力の様子が太き−〈変
わる。すなわち、ムエ２−１の時Ａｚ、＝１でＡＮＤ回
路（ｌＩ９．０１１両出力が同時に１になシ、ム、。
；０でＡＮＤ回路Ｏη、（Ｉ＠出力が同時にＩＫなる。
多重に選択されているわけである。これを使えば、Ａ！
２を０にすることなく全゛メモリを選択することが可能
になり、書き込み時に利用すれば書き込み時間は］／’
２になる。例をあけてさらに詳しく説明をすると、メモ
リトランジスタＱ１４ ＃Ｑ２４ ｊ Ｑ８４ ｊ Ｑ
４４に蕾き込みを行おうとすれば側３図の場合にはアド
レス信号（Ａｙｌ ｙ Ａ７２ ’五Ｘｉ ｍ ＡＸ２
）を（ｌ＊ ｘ ｔ ３− ＃ １） ｔ（ｘ、ｘ、１
．ｏ）、（ｘ、ｘ、ｏ、ｘ）、（ユ、ｘ、ｏ、ｏ）の４
アドレスで書き込みを実施する必要がめったが、第４図
の実施例では（１，１，１，１）、（１，１゜０．１）
の２アドレスで済むわけである。
２を０にすることなく全゛メモリを選択することが可能
になり、書き込み時に利用すれば書き込み時間は］／’
２になる。例をあけてさらに詳しく説明をすると、メモ
リトランジスタＱ１４ ＃Ｑ２４ ｊ Ｑ８４ ｊ Ｑ
４４に蕾き込みを行おうとすれば側３図の場合にはアド
レス信号（Ａｙｌ ｙ Ａ７２ ’五Ｘｉ ｍ ＡＸ２
）を（ｌ＊ ｘ ｔ ３− ＃ １） ｔ（ｘ、ｘ、１
．ｏ）、（ｘ、ｘ、ｏ、ｘ）、（ユ、ｘ、ｏ、ｏ）の４
アドレスで書き込みを実施する必要がめったが、第４図
の実施例では（１，１，１，１）、（１，１゜０．１）
の２アドレスで済むわけである。
第５図はこの発明の他の実施例を示すブロック構成図で
、この実施例のように１アドレス信号Ａｘ１側のインバ
ータｌ１１の出力回路にもＯＲ回路（２）を設け、ＭＰ
信号との論理和をとって、これでＡＮＤ回路Ｏη、α樽
を制御するようにするとアドレス信号Ａｘ１゜Ａｘ□を
共に１にすることによってムＨＤ回路−〜Ｑ樽の出力を
同時ＫＩＫすることができ、さらに全ビット書き込みＫ
ｌ’する時間は半減する。ただし、書き込み時に多重選
択して書き込みを行゛なうときは、ドレインに供給され
る電位が下ったシする副作用があるが、これは、プログ
ラム電源との間のインピーダンスを工夫するなどによっ
て解決することが可能である。
、この実施例のように１アドレス信号Ａｘ１側のインバ
ータｌ１１の出力回路にもＯＲ回路（２）を設け、ＭＰ
信号との論理和をとって、これでＡＮＤ回路Ｏη、α樽
を制御するようにするとアドレス信号Ａｘ１゜Ａｘ□を
共に１にすることによってムＨＤ回路−〜Ｑ樽の出力を
同時ＫＩＫすることができ、さらに全ビット書き込みＫ
ｌ’する時間は半減する。ただし、書き込み時に多重選
択して書き込みを行゛なうときは、ドレインに供給され
る電位が下ったシする副作用があるが、これは、プログ
ラム電源との間のインピーダンスを工夫するなどによっ
て解決することが可能である。
本発明の説明に使用した実施例は、１６ビツト構成のメ
モリの行方向を多重選択する場合を想定したが、もちろ
んこの考えはもつとビット数の多いメモリに適用できる
し、ｘ列方向もしくは、行。
モリの行方向を多重選択する場合を想定したが、もちろ
んこの考えはもつとビット数の多いメモリに適用できる
し、ｘ列方向もしくは、行。
列両方向に並用することも可能であることはいうまでも
ない。また、上記説明はアバランシェ現象を利用する浮
遊ゲート構造のメモリを対象として述べてきたが、トン
ネル現象を利用したＭＰ１０Ｂ形の不揮発性メモリなど
Ｋもこの発明は適用可能である。
ない。また、上記説明はアバランシェ現象を利用する浮
遊ゲート構造のメモリを対象として述べてきたが、トン
ネル現象を利用したＭＰ１０Ｂ形の不揮発性メモリなど
Ｋもこの発明は適用可能である。
以上詳述したように、この発明ではマトリックス状に配
列され九不揮発性メモリ素子を有する半導体メモリ装置
において複数個の行もしくは列または複数個の行および
列を同時に選択し複数個のアドレスのメモリ素子に同時
に情報の書き込みを行えるようＫしたので、メモリ装置
の機能試験時間の短縮が可能になる。
列され九不揮発性メモリ素子を有する半導体メモリ装置
において複数個の行もしくは列または複数個の行および
列を同時に選択し複数個のアドレスのメモリ素子に同時
に情報の書き込みを行えるようＫしたので、メモリ装置
の機能試験時間の短縮が可能になる。
第１図はＦＡＭＯ８形メ缶リトランジスタの構造を模式
的に示す断面図、第２図はその書き込み時の印加電圧パ
ルス幅と書き込み後のメモリトランジスタのしきい値電
圧との関係を示す特性図、第３図はこの発明を適用すべ
き従来のメモリ装置の一例の構成を示すブロック図、第
４図はこの発明の一実施例を示すブロック構成図、第５
図はこの発明の他の実施例を示すブロック構成図である
。 図において・Ｑ１１〜Ｑ１４・Ｑ２ｘ〜２Ｑ２４・Ｑ３
１〜Ｑ３４・Ｑ４１〜Ｑ４４は不揮発性半導体メモリ素
子、翰は多重書き込み用端子、（イ）、（転）は多重書
−き込み用のＯＲ回路である。 なお、図中−−符号は同一または相当１部分を示す。 代理人 葛野信−（外１名） 第１図 第２図
的に示す断面図、第２図はその書き込み時の印加電圧パ
ルス幅と書き込み後のメモリトランジスタのしきい値電
圧との関係を示す特性図、第３図はこの発明を適用すべ
き従来のメモリ装置の一例の構成を示すブロック図、第
４図はこの発明の一実施例を示すブロック構成図、第５
図はこの発明の他の実施例を示すブロック構成図である
。 図において・Ｑ１１〜Ｑ１４・Ｑ２ｘ〜２Ｑ２４・Ｑ３
１〜Ｑ３４・Ｑ４１〜Ｑ４４は不揮発性半導体メモリ素
子、翰は多重書き込み用端子、（イ）、（転）は多重書
−き込み用のＯＲ回路である。 なお、図中−−符号は同一または相当１部分を示す。 代理人 葛野信−（外１名） 第１図 第２図
Claims (3)
- （１）不揮発性半導体メモリ素子が行と列とにマトリク
ス状に配列されたメモリ素子プレイを有するものにおい
τ、上記メモリ素子プレイの複数の行もしくは複数の列
または複数の行および列を同時に選択し、複数個のアド
レスの上記不揮発性メモリメモリ素子に同時に情報を書
き込み得るようにしたことを特徴とする不揮発性半導体
メモリ装置０ - （２） 本揮発性半導体メモリ素子が浮遊ゲート形半
導体メモリ素子でおることを特徴とする特許請求の範囲
第１項記載の不揮発惟牛導体メモリ装置。 - （３）不揮発性半導体メモリ素子がＮＭＯ８形メ牟す素
子であることｔ−特徴とする特許請求の範ｖ！ｉ第１項
記載の不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57009131A JPS58128093A (ja) | 1982-01-22 | 1982-01-22 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57009131A JPS58128093A (ja) | 1982-01-22 | 1982-01-22 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58128093A true JPS58128093A (ja) | 1983-07-30 |
Family
ID=11712069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57009131A Pending JPS58128093A (ja) | 1982-01-22 | 1982-01-22 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58128093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0272673A (ja) * | 1988-06-21 | 1990-03-12 | American Teleph & Telegr Co <Att> | メモリー装置、メモリー回路、光検知装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562588A (en) * | 1978-10-31 | 1980-05-12 | Matsushita Electric Ind Co Ltd | Semiconductor memory circuit |
-
1982
- 1982-01-22 JP JP57009131A patent/JPS58128093A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562588A (en) * | 1978-10-31 | 1980-05-12 | Matsushita Electric Ind Co Ltd | Semiconductor memory circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0272673A (ja) * | 1988-06-21 | 1990-03-12 | American Teleph & Telegr Co <Att> | メモリー装置、メモリー回路、光検知装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI594241B (zh) | 具備ｅｅｐｒｏｍ功能之快閃記憶體系統 | |
| US5936885A (en) | Semiconductor memory capable of preventing erroneous inversion of data read from memory transistors | |
| US7701762B2 (en) | NAND memory device and programming methods | |
| US5847994A (en) | Non-volatile semiconductor memory device having a back ground operation mode | |
| KR102258023B1 (ko) | 개선된 플래시 메모리 셀 및 연관된 디코더들 | |
| JP7312782B2 (ja) | メモリゲート及びソース線スクランブリングを有する不揮発性メモリアレイ | |
| JPH06215591A (ja) | 不揮発性半導体記憶装置 | |
| TWI228256B (en) | Flash memory device with stable source line regardless of bit line coupling and loading effect | |
| KR100307113B1 (ko) | 불휘발성반도체메모리 | |
| JPS62229600A (ja) | 不揮発性半導体記憶装置 | |
| US11710523B2 (en) | Apparatus for discharging control gates after performing a sensing operation on a memory cell | |
| TW201643882A (zh) | 快閃路徑中的高速高電壓耐受性電路 | |
| US10593413B2 (en) | Memory circuit with leakage compensation | |
| KR100491912B1 (ko) | 불휘발성 반도체 메모리 | |
| JPH1166874A (ja) | 不揮発性半導体記憶装置 | |
| US10127990B1 (en) | Non-volatile memory (NVM) with dummy rows supporting memory operations | |
| JP2015185180A (ja) | コンフィギュレーションメモリ | |
| JPS58128093A (ja) | 不揮発性半導体メモリ装置 | |
| US6618286B2 (en) | Non-volatile semiconductor memory device with a memory array preventing generation of a through current path | |
| US20240096426A1 (en) | Semiconductor storage device | |
| US20240105275A1 (en) | Semiconductor device and semiconductor storage device | |
| JPH01137499A (ja) | 不揮発性メモリ | |
| JP2827607B2 (ja) | 半導体記憶装置 | |
| JPS59135699A (ja) | 半導体記憶装置 | |
| JPH07147098A (ja) | 半導体記憶装置 |