JPH0272673A - メモリー装置、メモリー回路、光検知装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） ［発明の属する技術分野］ 本発明はマイクロエレクトロニックメモリ、特にフロー
ティングゲートメモリ素子に関する。

［従来技術の説明コ 近年、ＧａＡｓ系スタッティクランダムアクセスメモリ
（ＳＲＡＭＳ）の開発に多大な努力が向けられた。一方
、Ａ　ＩＧ　ａＡｓ／Ｇ　ａＡｓ構造が提案されだにも
かかわらず、ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭＳ）における研究は非常に限られていたく例えば
、１９８７年のアイ・イ〜・イ・イー・エレクトロン・
デバイス・レターズ（工Ｅ　Ｅ　Ｅ　　Ｅｌｅｃｔｒｏ
ｎ　Ｄｅｖ、Ｌｅｔｔ、）第ＥＤＬ−８巻第７４３頁の
ティ・イー・ダンガン（Ｔ、Ｅ、Ｄｕｎｇａｎ）らの文
献、１９８６年のアプライド・フィジークス・レターズ
（Ａｐｐｌ−Ｐｈｙｓ、Ｌｅｔｔ、）第４９巻第１４７
１頁のエム・アール・メッロホ（Ｍ、Ｒ，Ｍｅｌ　Ｉｏ
ｃｈ）らの文献、および１９８７年のアブライトフィジ
クスレターズ第５０巻第１６５７頁のエム・アール・メ
ッロホらの文献を参照）。同の研究は極くわずかである
。

しかし、最近当業者は実空間転換によるホットエレクト
ロン注入後のヘテロ構造でのキャリアの蓄積を実証した
（　１９８３年のアイ・イー・イー・イー・エレクトロ
ン・デバイス・レターズ第３巻第２９７−２９９頁のエ
ム・キーパ（Ｍ、Ｋｅｅｖｅｒ）らの文献を参照）。ル
ーイ（Ｌｕｒｙｉ）らは、７７にの電荷注入トランジス
タで、コレクタ電極が開放されているときに長期のメモ
リ効果を観測した（　１９８４年のアプライド・フィツ
クス・レターズ第４５巻第１２９４−１２９６頁のニス
・ルーイ（Ｓ、Ｌｕｒｙｉ）らの文献を参照）。この効
果はホットエレクトロン注入によるフローティング基板
での電荷の蓄積による。その後、この効果に基づくホッ
トエレクトロンプログラマブルランダムアクセスメモリ
が提案された（１９８５年のスーパラチス・アンド・マ
イクロスドラクチ＋　（Ｓｕｐｐｅｒｌａｔｔｉｃｅｓ
　ａｎｄ　Ｍｉｃｒｏｓｔｒｕｃｔｕｒｅｓ）第５巻第
３８９−４００頁のニス・ルーイらの文献を参照）。

Ｓｔ系不揮発性メモリの重要な一種は、１９８１年ウィ
リー（Ｗｉｌｅｙ、Ｎｅｗ　Ｙｏｒｋ）出版社のニス・
エム・ジー（Ｓ、Ｍ、５ｚｅ）の本″半導体デバイス物
理（Ｐｈｙｓｉｃｓ　ｏｆ　Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ　Ｄｅｖｉｓｅｓ）”第４９６頁に述べられたフロー
ティングゲート素子を用いる。これらの素子は現在、計
算機からマイクロプロセッサ制御装置までの様々な応用
に一般的に用いられている。従来のＳ１系フローテイン
グゲートメモリ素子では、電子はチャネルから絶縁体に
よって囲まれるポリシリコンフローティングゲートへ注
入される。制御ゲートに大きな正電圧（数十ボルト）を
与えた後、注入はなだれあるいはトンネリング機構によ
って現われる。次にフローティングゲート内に蓄積され
た電荷はチャネルコンダクタンスを変化させる。メモリ
を消去するには、電荷がトンネリングによってフローテ
ィングゲートからチャネルへ注入されるように制御ゲー
トに大きな負電圧亭与え−）＝ｈる。

標準の８１系フロ一テイングゲートメモリ回路は、読み
出しと書込み機能を行なう同様な電気バスおよびそのパ
スに流れる電流を制御するＦＥＴを用いる。読み出し、
書込みおよび消去機能を行なうにはスイッチング電源を
含む３つの電圧レベルが使用されている（１９８４年マ
グロウヒル（ＭｃＧｒａｗ）ｆｉｌｌ）出版のデイ−・
ジー・オング（Ｄ、Ｇ、Ｏｎｇ）の本″最新ＭＯ３技術
：プロセス、デバイスと設計（Ｍｏｄｅｒｎ　ＭＯＳ　
Ｔｅｃｈｎｏｌｏｇｙ：Ｐｒｏｃｅｓｓｅｓ、Ｄｅｖｉ
ｓｅｓ＆Ｄｅｓｉｇｎ）第２１５−２１７頁を参照）。

（発明の概要） 本発明の１つの実施例では、フローティングゲートメモ
リ素子は制御ゲート、ソースとドレイン電極手段、キャ
リアをソースからドレインへ伝導するための半導体チャ
ネル、少なくとも部分的にチャネルを空にするようにキ
ャリアをチャネルの十分近くに制限するためのポテンシ
ャル井戸（フコ−ティングゲート）を形成する半導体ヘ
テロ構造、およびポテンシャル井戸からおよびポテンシ
ャル井戸へのキャリアの注入、つまり書込みおよび消去
時の動作を制御するためのフローティングゲートと制御
ゲートとの間の傾斜バンドギャップ層からなる。電子は
、熱イオンあるいは空間電荷制限注入を介して制御ゲー
トからフローティングゲートへ注入されるため、■−■
属化金化合物デバイスえば、ＧａＡｓ／ＡＩＧａＡｓ）
では典型的な書込み電圧（数ボルト）は、従来のＳｉ系
フローティングゲートデバイスに必要とされる電圧（数
十ボルト）よりかなり小さい。より低い電圧はより速い
動作および標準のＧａＡｓＩＣの電源電圧（１〜１．５
Ｖ）への適合性をもたらす。

本発明の他の特徴は、本発明のメモリ素子によって可能
にされたメモリ回路にあり、そこでは読み出し、書込み
および消去機能は行と列選択（書込み）ライン上で２つ
の電圧レベルしか必要としない。また電源はスイッチン
グ電源ではなく定電圧電源である。各メモリセルは、メ
モリ素子の制御ゲートと書込みラインとの間に接続され
るチャネルを有する第１０ＦＥＴ、およびメモリ素子の
ドレインと読み出しラインとの間に接続されるチャネル
を有する第２のＦＥＴを含み、２つのＦＥＴのゲートは
同じ（例えば列）選択ラインに接続される。

さらに、いくつかのＳ１系フローテイングゲートメモリ
と違って、特定のセルが書込まれる前に全メモリを消去
する必要がない。これは必要があれば、他の任意のセル
の状態を変化させずに論理６“Ｏ”がそのセルに書込ま
れることができるからである。

（実施例の説明） 第１図には本発明の１つの実施例によるフロティングゲ
ートメモリ素子１０が示されており、それはソース電極
手段１２、ドレイン電極手段１４、制御ゲート電極手段
１６、およびキャリアをソースからドレインへ伝導する
ための半導体チャネル１８からなる。ここでは、電極手
段は金属Ｎ（コンタクト）　１２．１．１４．１と１６
，１売けではなく、チャネル１８とソースおよびドレイ
ンコンタクトとの間に低抵抗バスを提供するために用い
られるｊづ１２．２と１４．２をも含むと理解されたい
。これらのゾちは公知のように、例えばイオン注入ある
いはコンタクトのアローイングによって形成できる。ま
た、電極手段はコンタクト促進Ｎ３４およびそこから形
成できるメサ１６．２を含む。

半導体ヘテロ構造２０はチャネル１８と制御ゲート電極
手段１６との間に堆積される。このペテロ構造はポテン
シャル井戸２４（あるいはフロティングゲート）を形成
する狭いバンドギャップ層２０．１を含み、これはチャ
ネル１８の十分近くに配置され、井戸内にキャリアがあ
るときに、少なくともそれを部分的に排除する。またヘ
テロ構造は、制御ゲート１６からポテンシャル井戸２４
への、およびその逆のキャリア注入を制御するための傾
斜バンドギャップインゼクタ層２０．２をも含む。

キャリアをポテンシャル井戸内に閉じ込める（蓄積する
）ために、屡２０．ｌは典型的には、より広いバンドギ
ャップチャネルサイド障壁Ｊ！　　２０．３および付属
的な広いバンドギャップゲートサイド障壁層２０．４に
よって抑制される。インゼクタ層のルサイド障壁の厚さ
は、トンネリングによって井戸からチャネル１８へのキ
ャリアを防ぐのに十分ように選択される。チャネル１８
の中のキャリアのより良い閉じ込めを提供するために、
もう１つの障壁層あるいは超格子（図示せず）がチャネ
ルとバッファＭ３２との間に堆積できる。

実際の実施例では、素子は半絶縁基板３０をも含み、そ
の上ではバッファＦＩ３２がエピタキシャル的に成長で
きる。さらに、第１図に示されている構成は逆台形のメ
サ１６．２に依存し、その上ではゲートコンタクト１６
．１が形成され、さらに公知の、用いている。

動作中では、第２図に示されるようにポテンシャル井戸
２４内にキャリアがないとき、メモリ素子は論理“０”
状態にある。これらの条件ではチャネルは空にされず、
論理“０″に対応する読み出し動作の間ではソースから
ドレインへ流れる電流が検出できる。書込み動作を行な
うには、第３図に示されるように、傾斜バンドギャップ
ＪＷ２０．２およびゲート障壁２０．４を落とすために
、負電圧がゲートに与えられ、これによってキャリアが
熱イオン注入（矢印３９）を介して井戸２４へ注入でき
る。書込み電圧が除かれたときのバンド図は第４図に示
され、井戸２４内のキャリアはチャネル１８の少なくと
も部分的なデイプリージョンをもたらし、つまり井戸内
のキャリアはチャネル内のキャリアをはじき、後者をチ
ャネルサイド障壁とチャネル自身との間のインタフェー
スから移動させる。インタフェースに隣接するチャネル
のデイプリージョンは、キャリアの流れる有効チャネル
幅がより小さくなり、抵抗がより大きくなることを意味
する。従ってソースからドレインへ流れる電流の量が減
らされ、論理状態“１”に対応するとして検出てきる。

キャリアが井戸内で長時間蓄積され、よフてメモリ素子
はリフレゝツシュされる必要がない。メモリを消すには
第５図に示されるように、負の電圧がゲートに与えられ
、井戸２４内のキャリアは、若干熱イオン放射が現われ
るが、主にトンネリング（矢印４２）を介して制御ゲー
トへ再注入される。

トンネリングによるポテンシャル井戸からのキャリアの
除去は効率の悪いメカニズムであるため、比較的高い電
界の使用が伴う。熱イオン放射を強める構造を設計され
るのが望ましい。それをするのが望ましい。第６図の点
線４８て示される実施例では、インゼクタ層のチャネル
サイドの傾斜はチャネルサイド障壁２０．３へ一部しか
延びない。しかし、第６図の点線４４で示されるように
、インゼクタ層の傾斜はチャネルサイド障壁へ全部延び
たほうが望ましい。後者の実施例は対称的な（あるいは
それに近い）書込みおよび消去動作の特徴を有する。第
８図〜第１０図は３段階、つまり、井戸２４内に電荷が
ない状態（第８図）、井戸内に電荷がある状態（第９図
）および消去動作時（第１０図）でこの実施例を示し、
第１０閏は障壁の両サイド傾斜が如何に有効に消去を容
易にするかをボす。

またキャリアは第７図に示されるように、より深いポテ
ンシャル井戸５０を形成することによってチャネルサイ
ド障壁２０．３の近傍に閉じ込められることもできる。

井戸５０は障壁２０．３の近傍でより狭いバンドギャッ
プ（例えば構成上に傾斜付）層を成長することによって
実現できる。

障壁層は間接バンドギャップ半導体材料から作製される
ことが望ましいが、これに対してポテンシャル井戸２４
（例えばＮ２０．１）は直接バンドギャップ半導体材料
から作製されるのが望ましい。

−数的にはこのような選択の目的はエネルギーバンド構
造のミスマツチを作ることで、つまり井戸と障壁材料の
コンダクションバンドのエネルギー最小値を運動量空間
の異なる点（対称点として知られている）に置くことで
ある。この特徴はポテンシャル井戸内のキャリアが熱イ
オン放射を介して障壁を横切るのに必要な時間を増加さ
せ、従ってメモリ素子の蓄積時間を増加させる。蓄積時
間は例えば第６図の点線５２で示されるように、より高
い障壁を作製することによフても増加できる。

−数的に本発明の様々な実施例は、基本的に互いに格子
整合された■−■属化金化合物半導体えばＧ　ａＡｓ／
　Ａ　ＩＧ　ａＡｓ、より作製された半導体層で実現で
きる。この材料系を用いると、例えば第１図の素子はＧ
ａＡｓのチャネル１８、ポテンシャル井戸２４く層２０
．１）　、コンタクト促進ｆｆ１３４、バッファ層３２
および基板３０からなることができる。またゲート電極
手段１６は、耐火性金属層１６．１　（例えばＷ、ある
いは＼ＶＳｉ）の下の高ドープＩｎＧａＡｓひずみ層か
らなることができる。障壁層２０．３と２０．４はＡｌ
Ａｓからなることができ、インゼクタｆｆ１２０．２は
ｆｆ１３４附近のＧａＡＳと！　２０．４附近のＡｌＡ
ｓの混合物よりグレードされる。しかし、例えば、チャ
ネル１８の材料としてＩｎＧａＡｓを用いることによっ
てその高移動度を利用することが要求されるかもしれな
い。さらに、より深いポテンシャル井戸５０を形成する
ために狭いバンドギャップ材料を用いる第７図の実施例
はより狭いバンドギャップ材料を用いることを期待し、
もしＧａＡｓ系と合せて使用されるなら、ひずみ層も含
む。最後に、素子の層の全部あるいは一部を作製するの
に■−ｖ属以外の材料も用いることができる。例えば、
チャネルサイド障壁層２０．３はフッ化カルシウム（バ
ンドギャップ１２ｅＶ）からなることができ、それはＧ
ａＡｓ上でエピタキシャル成長（およびその逆）ができ
、従ってＡｌＧａＡｓから得られるものに比へてより高
い障壁エネルギーが得られる。第６図に関連して前述の
ように、より高い障壁５２は蓄積時間を長くする・。

エツト化学エツチングを用いることができ、同様に電気
的な絶８Ｎ３３を作製するには例えば酸素、硼素あるい
はプロトンのイオン注入を用いることができる。また第
１１図に示されるように、比較的垂直なメサ１６．２’
は反応性イオンエツチングおよびＡＩを含む半導体層の
ようなメサの底にある適当なエツチングストップＮ（図
示せず）を用いることによって実現できる。第１図およ
び第１１図では、ポテンシャル井戸２４内のキャリアは
表面層１３あるいは１３゛でのフェルミエネルギー束縛
（バンドベンディング）によってゲート下のにン２２．
ｌあるいは２２．１′へ横から閉し込められ、フローテ
ィングゲートＮ２０．１あるいは２０．１′を介して表
面からの、ゲートの外のゾーン２２．２あるいは２２．
２’のみのデイプリージョンをもたらす。その他の閉じ
込めは蓄積されたキャリアの高密度による制御ゲートの
下のソース・ドレイン間電界のスクリーニングによるも
のである。従フて、ポテンシャル井戸層２０．１と表面
の下のチャネル１８の位置は、前者の所定デイプリージ
ョンを強め、しかし後者（ゲート外）のデイプリージョ
ンを最小にするように選択しなければならない。これは
Ｎ１３あるいは１３′でのコンタクト促進ｆｉ３４ある
いは３４′の適当なドーピングおよび厚さによっても得
ることができる。

一方、第１２図は幾つかの点で第１１図と異なる。まず
、フローティングゲート層２０．１”はメサ１６．２”
内に配置され、メサは表面の漏れを減らすために絶縁層
５４（例えばＳｉＣ２あるいはＳｉＮ、）によって不活
性化される垂直な側壁を有する。

次に、キャリアがフローティングゲート層に閉じ込めら
れる升ンの横方向の大きさはメサ１６．２”の縁によっ
て物理的に決められ、これに対して前述では空乏層とス
クリーング効果ここよって決められている。さらに、第
１２図は自己整合イオン注入されたコンタクトＪＬ！　
１２．２”と１４．２”を示す。

前述のフローティングゲートメモリ素子は第１３図に示
されるようなユニークなメモリ回路に組入れることがで
き、これは（スイッチング電源てはが、しかし極性の逆
のパルスが書込みラインに与えられる（特許請求の間第
１１項を参照）。フローティングゲートメモリ素子ＱＦ
ＧはメモリセルはＱＦＧの制御ゲートと書込みラインと
の間に接続状態を制御するために図示されるような極性
の逆ｔパルスを提供する。

論理“１”をメモリ素子ＱＦＧに書込むために、れ、Ｑ
ｌとＱｌを閉じ、またＱＦＧのフローティングゲートを
充電するために負のパルスがＱｌを介して書込みライン
に与えられる。（もしＱｌとＱｌが空乏モードｎ−チャ
ネルＦＥＴ５であるなら、極性されているチャネルを有
する。Ｑ、−６のソースは参は充電されない。逆に論理
“′０”を書込む（これは消去機能と等価である）には
、同じ手順が繰り返されるが、但し、正のパルスが書込
みラインに与えられる。

ンビュータプロセッサ８５によって制御され、メモリを
読み出しあるいは書込み動作モードに設定する。プロセ
ッサ８５は、スイッチ６０と８０のンが再び正にされる
。次に、もしＱＦＧがオーブン（論理状態“１″）であ
るなら、出力ラインは電源電圧■。。である；つまりＱ
２とＱＦＧを介してグランドへ流れる電流がない。一方
、もしＱＦ、：、が閉じている（論理状態″０”）なら
、出力ラインはグランドてあり；つまりＱＦＧとＱ２が
グランドに短絡された回路である。読み出し動作時ては
、選択されたＱ２のみが閉じており、他のすべてがオー
ブンであることに注意されたい。従って、他のＱ２に属
するＱＦＧが閉じていても、出力に流れる電流がない。

１ワード（バイト）の情報をメモリ回路に書込むには、
エナブル入力を有するインバータアレーを含むオフチッ
プ符号化回路７０が選択スイッチ６０に接続される。蓄
積されるべき情報バイトの各ビットは符号化回路７０の
それぞれの入力ライン上に与えられる。もしメモリが負
のクロックパルスを用いるなら、それが回路７０にも与
えられ、もし符号化回路の対応する入力に与えられたビ
ットは論理“′１”であるなら、クロックパルスはその
まま符号化回路の出力から特定の書込みラインへ転送さ
れる。これに対して゛、もし対応するビットが論理“Ｏ
”であるなら、クロックパルスは反転される。もしメモ
リが負のクロックパルスの代りに正のクロックパルスを
用いるなら、逆の動作になる。図に示される書込みパス
は回路７０とスイッチ８０に接続されているライン９２
、スイッチ８０とスイッチ６０に接続されているライン
８１、およびスイッチ６０とＱｌに接続されているライ
ン６２を含む。

読み出し動作を行なうには、出力ライン６１がスイッチ
６０とライン８１を介してスイッチ８０に接続され、ス
イッチ８０は符号化回路７０を切断し、ライン９１を介
して出力ライン６１をセンス増幅器に接続する。

実施例 第２図のエネルギーバンド図に対応する構造を有するメ
モリ素子は、分子線エピタキシによって半艶１ｉＬＥｃ
　　ＧａＡｓ基板上に成長された。チャネルＮ１８はＩ
　Ｘ　１０】７ｃｍ−３にＳｉドープされた７５０人の
ｎ−タイプＧａＡｓからなり、また障壁Ｆ！　２０．３
は１０００人のドープされていないＡｌＡｓからなる。

厚さ２０００人のドープされていない（ｐ　”；　ＩＸ
　１０Ｉ５ｃｍ−３）１０ｌ５フローテイングゲート層
２０．１は障壁２０．３の表面上に成長され、次に２０
０人のＡｌＡｓからなるドープされていない障壁２０．
４および１８００人のＡ　Ｉ　Ｘ　Ｇ　ａ　＋　−ｘ　
Ａ　Ｓからなるドープされていないインゼクタ層２０．
２が成長され、組成的には障壁２０．４附近のｘ＝１か
らコンタクト層３４附近のＸ＝Ｏへ変化される。ＧａＡ
ｓｎ＋コンタクトＦｉ３４は２Ｘ１０１８ｃｍ−３まで
Ｓｉドープされ、厚さは５０００人である。

素子を処理するために、ゲートコンタクトは蒸着され（
Ｇ　ｅ／Ａｕ／Ａｇ／Ａｕ、　４０μｍＸ　１５０μｍ
）　、ゲートメサは標準のりソグラフィ技術によって作
られた。（３：１：５０）のＨ３Ｐ　０４：　Ｈ２Ｏ２
：　Ｈ２０溶液で行なわれたエツチングは傾斜層２０．
２の上の数百オングストロームでストップされる。ソー
スとドレインコンタクトは蒸着され（Ｎ　ｉ／Ａｕ／Ｇ
　ｅ／Ａｇ／Ａｕ、　８０μｍＸ　１５０μｍ、　６０
μｍ間隔）、ゲートコンタクトと共に合金化（４５０℃
、１８秒）される。

コンタクトの異なる組成は、ゲートコンタクトが浅く、
ソースとドレインコンタクトが深く貫通し、チャネル１
８まて達することを保証する。処理を完了するには、ソ
ース・ドレイン間のコンダクタンスをモニタしながら、
それが所定のチャネル値になるまで素子が更にエツチン
グされる。この手順は、表面ポテンシャルが最初に障壁
およびフローティングゲート層をデイプリージョンし、
チャネルコンダクタンスをぎりぎりにしか影響しないこ
とを保証する。

この素子は次のように動作される。ドレインは正バイア
ス（典型的には約ＩＶ）され、電子は負のゲートパルス
を介してフローティングゲートに注入される。この書込
み動作時のバンド図は第３図に示されている。フローテ
ィングゲート層の幅は注入された電子のほとんどが収集
されるようにする。この負の電荷は部分的にチャネルを
デイプリージョンさせ、ドレイン電流を減らす。この素
子は後でゲートに負の極性のパルスを与える、あるいは
可視光（ＵＶ光でＦＡＭＯ３素子で行な）たのと同様に
）を用いることによフて消去できる。

たホールは優先的にフローティングゲート層内に蓄積さ
れ、ＧａＡｓ井戸内に蓄積されている電子と再結合する
が、これに対して光励起された電子の大部分はドリフト
する。

傾斜バンドギャップＮ２０．２によって一度ポテンシャ
ル井戸内に注入された電子は、横方向にドレインへドリ
フトしない（例えば第１図に示されるように電子はゲー
トの下の層２２．１に閉じ込められる）ことに注意する
ことが重要である。このようなドリフトは次のメカニズ
ムによって防がれる。

ゲートとトレイン電極曇ヨ間のエツチングされる層の表
面ポテンシャルはその下のフローティングゲート層の部
分をデイブリートさせる。このデイプリージョンは静電
気の横の閉じ込めおよび高い横拡散抵抗の両方を提供し
、この拡散抵抗は注入された電子の閉じ込めをも助ける
。後者の高密度（典型的には＞　１０”　ｃｍ−２）は
同時にフローティングゲート層の制御ゲートメタライゼ
ーションの下の部分のソース・ドしイン間電界を覆う。

従って、実際にはソース・ドレイン間電圧の全部が制御
ゲートとソース・ドレイン間との間のフローティングゲ
ート層の高抵抗部分にかかり、さらに電子の横漏れを減
らす。これらの電子は最初にはＡｌＡｓゲートサイド障
壁２０．４に接する所に蓄える。それらは、蓄積された
電子によってデイブリートされるチャネル層のイオン化
ドナーの負の電荷に伴うインタフェース電界によってそ
こに準平衡状態に閉じ込められる。電子は結局ＡｌＡｓ
チャネルサイド障壁２０．３両端の熱イオン放射によっ
てフローティングゲートポテンシャル井戸から漏れる。

この放射はある一定の時間の後にドレイン電流の初期値
を再び蓄積する。

測定はへリドランジュワー（Ｈｅｌｉｔｒａｎ　ｄｅｗ
ａｒ）の中で液体ヘリウム温度から室温まで行なわれた
。

ソース接地で、電子はゲートコンタクトに異なる大きさ
と間隔の負のパルスを与えることによフて井戸内に注入
され、■。のトレイン電流を生じる。

０は一定の正のドレイン・ソース間バイアス■Ｄｓの下
で時間の関数として測定された。メモリの状態は任意の
与えられた時間でのドレイン電流を測定することによっ
て読取ることができる。

１４０°にで時間の関数としてのドしイン電流は、Ｖ　
ｏｓ＝　＋０．８Ｖで１ｍｓ間隔の一５■のゲートパル
スの電子注入の下で測定された。最初の低下の後、電流
はフローティングゲートポテンシャル井戸の放電に関連
する時定数で元の値に戻った。パルス注入前と直後のト
レイン電流値から、井戸内に蓄積された電荷が評価され
た。このようなデータ、チャネルのドーピングレベルお
よび構造の大きさより、計算結果は約１０８個の電子が
井戸内に蓄積されていることを示し、約１０”／ｃｍ２
のシート密度に対応する。短い非指数的な初期減衰の後
、電流はメモリの蓄積あるいは保持時間を４時間の時定
数で指数的ここ減衰させる。液体窒素温度で同じ注入お
よびバイアス条件での同様な測定は、数時間にドレイン
電流の明らかな減衰がないことを示した。

時定数対温度の逆数の図より、０．２ｅＶの活性エネル
ギーが推論された。この値はＡ　ＩＡ　ｓ／Ｇ　ａＡ　
ｓ間のコンダクションバンド不連続性の測定値に近く、
チャネルサイド障壁の熱イオン放射がフローティングゲ
ートの主な放電メカニズムを表わすことを示す。アーヘ
ニス（Ａｒｒｈｅｎｉｕｓ）図を７７Ｋまで推論すると
、約７００年の蓄積時間が評価される。

これらの結果は、Ｇ　ａＡ　ｓ／Ａ　Ｉ　Ｇ　ａＡ　ｓ
系低温エレクトロニクスでの不揮発性メモリ応用へのこ
れらの素子の可能性を示す。

室温では、素子は数秒の蓄積時間を示す。これらの時定
数はまたこれらの素子をｍダイナミックメモリの領域に
置く。測定は同じパルス間隔（１ｍｓ）でゲートパルス
の振幅を−２，５■から一７Ｖまで変化させて行なわれ
た。ドレイン電流の増加が観測され、これはより多くの
電荷がフローティングゲートされたことの現れである。

そのゲート電圧範囲では、注入は強くバイアスされた傾
斜バンドギャップインゼクタ層での空間電荷制限輸送に
よって制御される。メモリを消去するために、負のパル
スがドしインに与えた後、顕微鏡ランプからの光パルス
（間隔〈１ｓ）は数回点灯された。過度電流の後測定さ
れたドレイン電流は初期値ζ（戻った。

正のゲートパルスでメモリを電気的に消去するであるが
、漏れ電流は傾斜インゼクタ層２０．２の厚さを減らす
ことによって減少される必要がある。

そのような設計は、トンネリングによって素子を消去す
るためのかなり低いゲート電圧の使用を可能にする。ま
た消去動作は、第６図と第７図で述べたように両サイド
傾斜を有するインゼクタ層を作ることζこよっても得ら
れる。このような改良を室温ではＤＲＡＭＳに適合する
。

ゲートパルスの後の電流によって達成された準定常値は
パルスの前のものより約１０％低いことに注意されたい
。これは特にＡｌＡｓ障壁には深いレベルが存在するこ
とを意味する。支配的な時定数より十分長い時間でもｌ
・レイン電流は初期値に戻らなかった。初期ドレイン電
梳に回復させるために、サンプルは短時間ζこ照射され
た。

メモリの言命理状態間のドレイン電流の比は現在は約３
：１であるが、幾つかの応用（例えば簡単な読み出し回
路）では１０：１の比が望ましく、それはチャネル層の
ドーピングおよび／または厚さを減らすことによって得
ることができる。更に、素子の活性層を囲む公知の電気
絶縁ゾーンはソースとドレイン間の漏れ電流を減らすの
に利用できる。

このような絶縁の横部分はゾーン３３（第１図）、３３
′（第１１図）、および３３”（第１２図）によって示
されている。

上述の構成は単に、本発明の原理の応用を表わすために
考案された多くの可能な実施例の説明であることに注意
されたい。多くの変形された構成はこれらの原理に従っ
て、当業者によって本発明の精神および範囲を離れずに
考案できる。特に、ホールは電子より低い移動度を有す
るため、ｎモアレ−は、例えば自己電光効果素子（ＳＥ
ＥＤＳ）によって伝送された光信号を検出する、あるい
は光画像を検出するような様々な異なる応用で光検出器
アレーとして利用できる。後者の応用は第１４図に示さ
れており、そこでは物体１０２は本発明の充電されたフ
ローティングゲートメモリ素子１０１のアレー１００上
で画像化される。空間的に画像の光強度を変化させるこ
とは選択素子１０１を消去し、装置１０４によって検出
される電気信号を作る。各井戸に結合される電荷の童は
井戸に入射される光の強度に関係され、従ってこの素子
はグレースケール能力を提供する。

【図面の簡単な説明】

第１図、第１１図と第１２図では、対応する部分は同じ
参照番号で示されているが、第１１図ではダッシュ（゛
）、第１２図では二重ダッシュ（”）で表わされている
。′ＪＪ２図〜第１０図では、エネルギーバンド図は概
略的なものて、直接−間接バンド構造還移之こ由来する
微妙な差を示さない。 第１図は、本発明の１つの実施例による自己型合フロー
ティングゲートメモリ素子の断面図で、右側には構造の
平衡コンダクションバンドエネルギー図を含む、 第２図〜第５図は、ポテンシャル井戸あるいはフローテ
ィングゲート内ζこキャリアがない論理状態“′０”の
とき（第２図ン、書込動作時（第３図）、井戸内にキャ
リアがある論理状態（（１１４のときく第４図）および
消去動作時（第５図）の第１図の素子のコンダクション
バンドエネルギー図、第６図は、本発明の他の実施例に
よるメモリ素子のコンダクションパンｌ−’エネルギー
図で、そこでインゼクタは両サイドにグレートされ、お
よび／またはチャネルサイドの障壁の高さが増やされる
、 第７図は、本発明の他の実施例のコンダクションバント
エネルギー図で、そこでは井戸は接近し・たチャネル障
壁である、 第８図〜第１０図は、平衡時（第８図）、ポテンシャル
井戸内にキャリアがある論理状態“１°゛のとき（第９
図）、および消去動作時（第１０図）の第６図に対応す
る本発明の実施例のコンダクションバンドエネルギー図
で、インゼクタのチャ中、ルサイドグレージングは直線
４４で示されている、第１１図は、実施例の概略断面図
で、そこてメサは反応性イオンエツチング（ＲＩＥ：１
：こよってエツチングされる。 第１２図は、他の実施例の概略断面図で、丁ロティング
ゲートはメサ内ミこ配置ざｉＬ、その側壁は不活性化さ
れる。 第１３図は、本発明によるメモリ回路、第１４図は本発
明によるメモリ素子アＬ・−の画像への応用の概念図で
ある。 １０．１０１・・・フローティンググー１メモリ３子、
１２・・・ソース電極手段、 １２．１．１４．１．１６．１・・・金属Ｎ（コンタク
］・）、１２．２、１４．２、２２．１、２２．２・　
・　・　ゾーン、１３・・・表面層、 １４・・・ドレイン電極手段、 １６・・・制御ゲート電極手段、 １６．２・・・メサ、 １８・・・半導体チ■ネル、 ２０・・・ペテロ構造、 ２０．１・・・バンドギャップ層、 ２０．２・・・傾斜バンドギャップインゼクタ１゜２０
．３・・・チャネルサイド障壁層、２０．４・・・ゲー
トサイド障壁層、 ２４．５０・・・ポテンシャル井戸、 ３０・・・半絶縁基板、 ３２・・・バッファ層、 ３３．５４・・・絶縁層、 ３４・・・コンタクト促進層、 ６０．８０・・・選択スイッチ、 ６１・・・出力ライン、 ６２．８１．９２・・・ライン、 ７０・・・オフチップ符号化回路、 ８５・・・コンピュータプロセッサ、 １０２・・・物体、 １００・・・フローティングゲートメモリ素子アレー

Claims (13)

【特許請求の範囲】
1. （１）ソース、ドレインおよび制御ゲート電極と、前記
   ソースからドレインにキャリアを導通させる半導体チャ
   ネルと、 前記チャネルと制御ゲート電極間に配置され、キャリア
   を前記チャネルに十分近い領域に閉じ込めて、少なくと
   も部分的にそれを空に（デプリート）するフローティン
   グゲートポテンシャル井戸と、前記制御ゲート電極と前
   記ポテンシャル井戸との間のキャリア流を制御する傾斜
   バンドギャップインゼクタ領域を含む半導体ヘテロ構造
   と からなることを特徴とするメモリー装置。
2. （２）前記チャネルとポテンシャル井戸は比較的狭いバ
   ンドギャップ半導体材料で形成され、前記ヘテロ構造は
   、前記ポテンシャル井戸とチャネル間に、比較的広いバ
   ンドギャップ半導体材料の障壁層を有し、 前記インゼクタ領域は、制御ゲート電極近傍の比較的狭
   いバンドギャップから、前記井戸近傍の比較的広いバン
   ドギャップに傾斜する構成を有することを特徴とする請
   求項１記載の装置。
3. （３）前記ゲート電極は、前記インゼクタ領域に隣接す
   る比較的狭いバンドギャップ半導体材料のメサを含むこ
   とを特徴とする請求項１記載の装置。
4. （４）フローティングゲートポテンシャル井戸は、前記
   メサ中に形成されることを特徴とする請求項３記載の装
   置。
5. （５）ゲート電極とソース・ドレイン電極間の表面領域
   は、下部半導体層のディプレーションを起こさせ、 前記井戸は、その表面領域下のゾーンでディプレートさ
   れるように位置し、そこのキャリアをゲート電極下のゾ
   ーンに閉じ込めることを特徴とする請求項２記載の装置
   。
6. （６）前記インゼクタ領域は、傾斜バンドギャップの第
   １、第２領域を含み、 第１領域のバンドギャプは、前記ゲート電極近傍点から
   第２領域に向かって増加し、 第２領域のバンドギャップは、第１領域から前記チャネ
   ルに向かって減少することを特徴とする請求項１記載の
   装置。
7. （７）前記ポテンシャル井戸は、その厚さ全部にわたっ
   て傾斜していることを特徴とする請求項６記載の装置。
8. （８）前記ポテンシャル井戸のバンドギャップはチャネ
   ル近傍の領域で、その井戸部が最深になるよう傾斜して
   いることを特徴とする請求項６記載の装置。
9. （９）前記ポテンシャル井戸は、直接バンドギャップ半
   導体材料で形成され、 前記障壁層は、間接バンドギャップ半導体材料で形成さ
   れることを特徴とする請求項２記載の装置。
10. （１０）前記半導体材料は、III−Ｖ族化合物半導体か
    らなることを特徴とする請求項９記載の装置。
11. （１１）複数の書込線、読み出し線、電力線、行選択線
    、と前記線に接続された複数のメモリーセルからなり、
    前記各メモリーセルは、 参照電位に接続されたソースを有する請求項１から１０
    項のいずれかに記載のメモリー装置、前記メモリーセル
    のゲート電極と前記書込線の１つとの間に接続されたチ
    ャネルを有する第１ＦＥＴ、 前記メモリーセルのドレイン電極と前記読み出し線と電
    力線の１つとの間に接続されたチャネルを有する第２Ｆ
    ＥＴ、 前記ＦＥＴのゲート電極は行選択線の１つに接続され、 前記電力線の電圧を一定に保持する回路手段、とからな
    ることを特徴とするメモリー回路。
12. （１２）保存されるべき情報バイトが印加される複数の
    入力ラインを、対応する複数の出力ラインに接続するイ
    ンバータ列、 クロックパルス受信手段、 対応入力線上の前記バイトのビットが論理「１」である
    ときはいつでも、不変更クロックパルスを書込線に伝送
    する手段、 前記バイトの対応ビットが論理「０」であると、クロッ
    クパルスを逆転する手段、 からなるコーディング回路を更に有し、 前記メモリー回路が負クロックパルスを利用するときは
    何時でも、不変更伝送と逆転伝送を発生させ、 前記メモリー回路が正クロックパルスを利用するときは
    何時でも、逆に発生させる ことを特徴とする請求項１１記載の回路。
13. （１３）請求項１から１０のいずれかに記載のメモリー
    装置列、 前記装置の井戸にキャリアを注入する手段、キャリアを
    前記メモリー装置の少なくとも１つから除去して電気信
    号を発生させるよう、前記列に光を入射させる手段、 前記信号を検知する手段 からなることを特徴とする光検知装置。