JPS58125904A - 零点補正回路 - Google Patents
零点補正回路Info
- Publication number
- JPS58125904A JPS58125904A JP57008576A JP857682A JPS58125904A JP S58125904 A JPS58125904 A JP S58125904A JP 57008576 A JP57008576 A JP 57008576A JP 857682 A JP857682 A JP 857682A JP S58125904 A JPS58125904 A JP S58125904A
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- JP
- Japan
- Prior art keywords
- amplifier
- output
- drift
- zero point
- switch
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は零点補正回路に係り、特に計算機や計６ｉｉ１
器などのアナログ入力部分に使用される増幅器のドリフ
トを補償する零点補正回路に関するものである。
器などのアナログ入力部分に使用される増幅器のドリフ
トを補償する零点補正回路に関するものである。
従来、アナログ入力信号を増幅するのに使用さ第１る増
幅器のドリフトを補償する零点補正回路には、例えば第
１図のブロック回路構成図に示されるものが知られてい
る。第１図において、アナログ入力信号Ｖ、は第１スイ
ッチ謂、を経て増幅器１の正側に入力され、抵抗器Ｒ１
及びＲ２によって定まる所定の増幅度に増幅されて出力
ｖ０として出力されるように構成される。また、増幅器
２及び３とその間に接続される第２スイッチＳＷ、とコ
ンデンサＣとによって構成されるサンプルアンドホール
ド回路４が設けられ、このサンプルアンドホールド回路
４は抵抗器Ｒ３を介して増幅器１の負側に接続されてい
る。
幅器のドリフトを補償する零点補正回路には、例えば第
１図のブロック回路構成図に示されるものが知られてい
る。第１図において、アナログ入力信号Ｖ、は第１スイ
ッチ謂、を経て増幅器１の正側に入力され、抵抗器Ｒ１
及びＲ２によって定まる所定の増幅度に増幅されて出力
ｖ０として出力されるように構成される。また、増幅器
２及び３とその間に接続される第２スイッチＳＷ、とコ
ンデンサＣとによって構成されるサンプルアンドホール
ド回路４が設けられ、このサンプルアンドホールド回路
４は抵抗器Ｒ３を介して増幅器１の負側に接続されてい
る。
次に、上記ｍ１図の動作について説明する。第１図に示
される纂１スイッチ謂、は、アナログ入力信号Ｖｉを増
幅する場合はａ側に接続され、零点補償のための読み込
みの場合はｂ側に接続されるように動作する。このため
、第１スイッチ８ｗ１がｂ側に接続されている間、増幅
器１の出力■。
される纂１スイッチ謂、は、アナログ入力信号Ｖｉを増
幅する場合はａ側に接続され、零点補償のための読み込
みの場合はｂ側に接続されるように動作する。このため
、第１スイッチ８ｗ１がｂ側に接続されている間、増幅
器１の出力■。
は、零点が入力されているのででき得る限り零に近ずく
ことが望ましいが、サンプルアンドホールド回路４が存
在しない場合には、増幅器１自身のもつオフセット電圧
が発生し、このオフセット電圧は温度変化によって種々
変動することになる。
ことが望ましいが、サンプルアンドホールド回路４が存
在しない場合には、増幅器１自身のもつオフセット電圧
が発生し、このオフセット電圧は温度変化によって種々
変動することになる。
そこで、サンプルアンドホールド回路４により出力■。
に発生したオフセット′嶋圧を記憶し、こｔ］を増幅器
１の負側にフィードバックすることにより、出力Ｖ。に
発生したオフセット電圧が大きくなればそれを小さくす
るように作用させてなる零点補正回路を形成させている
。そして、これらの仙作は、第２図に示す各スイッチ謂
□及びｓｗ２の動作態様波形図によって明らかなように
周期的（行なわれ得る。
１の負側にフィードバックすることにより、出力Ｖ。に
発生したオフセット電圧が大きくなればそれを小さくす
るように作用させてなる零点補正回路を形成させている
。そして、これらの仙作は、第２図に示す各スイッチ謂
□及びｓｗ２の動作態様波形図によって明らかなように
周期的（行なわれ得る。
従来の零点補正回路は以上のように構成されているので
、サンプルアンドホールド回路を介したフィードバック
ループの位相特性を安定にするたヤ）に、増幅器の選択
や部品配置に細心の注意を払う必要があると共に、フィ
ードバックの増幅度がす抗器Ｒ８により余り大きくはで
きないために、ドリフト電圧は比較的に小さくはなるも
、これを非常に小さくしようとすることはほとんどでき
ない欠点があった。
、サンプルアンドホールド回路を介したフィードバック
ループの位相特性を安定にするたヤ）に、増幅器の選択
や部品配置に細心の注意を払う必要があると共に、フィ
ードバックの増幅度がす抗器Ｒ８により余り大きくはで
きないために、ドリフト電圧は比較的に小さくはなるも
、これを非常に小さくしようとすることはほとんどでき
ない欠点があった。
本発明は上記のような従来のものの欠点を除去するため
になされたもので、増幅器の入力に零点読み込み用のス
イッチを備え、該スイッチによる零点選択時に、前記増
幅器の出力をサンプルアンドホールド回路番こドリフト
成分として記憶し、該サンプルアンドホールド回路の出
力と前記増幅器の出力との差分を出力させることにより
、前記ドリフト成分を除去するようにしてなる構成を有
し、ドリフト電圧の補償をフィードフォワードで行なう
ことにより位相特性を安定化させることができ、かつ、
ドリフト電圧をほぼ零にすることができる増幅器におけ
る零点補正回路を提供することを目的としている。
になされたもので、増幅器の入力に零点読み込み用のス
イッチを備え、該スイッチによる零点選択時に、前記増
幅器の出力をサンプルアンドホールド回路番こドリフト
成分として記憶し、該サンプルアンドホールド回路の出
力と前記増幅器の出力との差分を出力させることにより
、前記ドリフト成分を除去するようにしてなる構成を有
し、ドリフト電圧の補償をフィードフォワードで行なう
ことにより位相特性を安定化させることができ、かつ、
ドリフト電圧をほぼ零にすることができる増幅器におけ
る零点補正回路を提供することを目的としている。
以下、本発明の一実施例を図について説明する０第３図
は本発明の一実施例である零点補正回路を示すブロック
回路構成図であって、第１図と同等部分は同一符号を用
いて表示しである０第３図において、アナログ入力信号
ｖｉは第１スイツチｓｗ１を経て増幅器１に入力され、
抵抗器Ｒ１及びＲ２によって定まる所定の増幅度に増幅
した後、増幅器５及びサンプルアンドホールド回路４に
入力されるように構成されている。ここで、増幅器５は
差の＋１で動作するもので、サンプルアンドホールド回
ｉ”４４の出力電圧７と増幅器１の出力電圧６との差分
を出力するものである。また、サンプルアンドホールド
回路４は第１図に示されるものと同様の構成を補えてお
り、Ｒ４，Ｒ，、、Ｒ，、Ｒ，は抵抗器である。
は本発明の一実施例である零点補正回路を示すブロック
回路構成図であって、第１図と同等部分は同一符号を用
いて表示しである０第３図において、アナログ入力信号
ｖｉは第１スイツチｓｗ１を経て増幅器１に入力され、
抵抗器Ｒ１及びＲ２によって定まる所定の増幅度に増幅
した後、増幅器５及びサンプルアンドホールド回路４に
入力されるように構成されている。ここで、増幅器５は
差の＋１で動作するもので、サンプルアンドホールド回
ｉ”４４の出力電圧７と増幅器１の出力電圧６との差分
を出力するものである。また、サンプルアンドホールド
回路４は第１図に示されるものと同様の構成を補えてお
り、Ｒ４，Ｒ，、、Ｒ，、Ｒ，は抵抗器である。
次に、上記第３図の動作について説明する。まず、Ｍ’
−１スイッチ蒲、がｂ側に接続されると、増幅器１は零
点補償用入力の状態となり、増幅器１の出力電圧６には
その増幅器ｌ自身のもつオフセット電圧ΔＶＬ）。が発
生する。この出力電圧６はサンプルアンドホールド回路
４に入力され、この時、第２スイツチｓｗ２がＯＮとな
っているため、増幅器３を経てコンデンサＣに上記オフ
セット電圧Δ■Ｄｏを充電すると同時にサンプルアンド
ホールド回路４に出力電圧７が出力される。このため、
１Ｎ幅器５の差動物性により各出力電圧７と６との・１
・分、すなわち零の出力が増幅器５の出力Ｖ。とじて得
られる。続いて、第１スイツチ荒、がａＯｌｌｌに接続
されると、増幅器１はアナログ入力信号ｖｉを増幅する
状態となるが、各第１スイツチ歴□及び第２スイツチｓ
ｗ２の作動タイミングは、第２図に示される動作態様波
形図と同様に行なわれる。
−１スイッチ蒲、がｂ側に接続されると、増幅器１は零
点補償用入力の状態となり、増幅器１の出力電圧６には
その増幅器ｌ自身のもつオフセット電圧ΔＶＬ）。が発
生する。この出力電圧６はサンプルアンドホールド回路
４に入力され、この時、第２スイツチｓｗ２がＯＮとな
っているため、増幅器３を経てコンデンサＣに上記オフ
セット電圧Δ■Ｄｏを充電すると同時にサンプルアンド
ホールド回路４に出力電圧７が出力される。このため、
１Ｎ幅器５の差動物性により各出力電圧７と６との・１
・分、すなわち零の出力が増幅器５の出力Ｖ。とじて得
られる。続いて、第１スイツチ荒、がａＯｌｌｌに接続
されると、増幅器１はアナログ入力信号ｖｉを増幅する
状態となるが、各第１スイツチ歴□及び第２スイツチｓ
ｗ２の作動タイミングは、第２図に示される動作態様波
形図と同様に行なわれる。
それゆえ、この状態では増幅器ｌの出力電圧６は、アナ
ログ入力信号Ｖ・が所定の増幅度で増幅されたものに増
幅器１−身のもつオフセット電圧ΔｖＤ１が重畳された
形で現われる。一方、サンプルアンドホールド回路４内
のコンデンサＣには零点補償用入力を行なった時に充電
されたオフセラ）ｉｍ圧Δ■９０が記憶されているので
、増幅器５の出力ｖ０には下式に示す電圧が発生する。
ログ入力信号Ｖ・が所定の増幅度で増幅されたものに増
幅器１−身のもつオフセット電圧ΔｖＤ１が重畳された
形で現われる。一方、サンプルアンドホールド回路４内
のコンデンサＣには零点補償用入力を行なった時に充電
されたオフセラ）ｉｍ圧Δ■９０が記憶されているので
、増幅器５の出力ｖ０には下式に示す電圧が発生する。
Ｖｏ＝ （ＫＶ、＋ΔｖＤ１）−Δ■Ｄｏ＝Ｋｖｉここ
で、Ｋは増幅器１による所定の増幅度（＝Ｒ１＋ｎ、。
で、Ｋは増幅器１による所定の増幅度（＝Ｒ１＋ｎ、。
胸）、また、増幅器１自身のもつオフセット電圧ΔｖＤ
１＝ΔｖＤｏとしたが、第１スイツチｓｗ１の切換えが
ある程度の頻度で行なわれるならば、増幅器１自身のも
つオフセット電圧Δ■ＤＩ ｌΔ■Ｄ。
１＝ΔｖＤｏとしたが、第１スイツチｓｗ１の切換えが
ある程度の頻度で行なわれるならば、増幅器１自身のも
つオフセット電圧Δ■ＤＩ ｌΔ■Ｄ。
が温度により変動を受けても短時間の期間でははぼ同じ
と見ることができるためである。
と見ることができるためである。
このように、第３図に示される本発明の一実施愕である
零点補正回路では、アナログ入力信号ｖｉを増幅する場
合に問題となる増幅器１自身のもつオフセット電圧Δｖ
ＤＩ’こよるドリフトを簡単に、１度よく除去すること
ができるものである。
零点補正回路では、アナログ入力信号ｖｉを増幅する場
合に問題となる増幅器１自身のもつオフセット電圧Δｖ
ＤＩ’こよるドリフトを簡単に、１度よく除去すること
ができるものである。
なお、上記実施例では本発明を増幅器のドリフトを補正
する。零点補正回路に適用した場合について説明したが
、第４図の本発明の他の実施例である多点入力切換装置
を示すブロック回路構成図にあるような、多点入力切換
装置としてドリフトを補正する回路にも使用することが
できる。この場合は、第４図に示すように、複数個のア
ナログ入７７信号ｖ１〜ｖｏの入力点とは別にスイッチ
に０によって入力される零点入力を用意し、この零点入
力及び各アナログ入力信号ｖ１〜ｖｎを増幅器ｌへ透析
的に入力させるべき各スイッチＫ。−Ｋｎを、織５図に
示す作動タイミングによる動作態様波形［メ；に示され
るように順次選択することによって、スイッチＫ。がＯ
Ｎになった時にサンプルアンドホールド回路４に零点の
オフセット電圧をドリフト成分として記憶させる。次い
で、このサンプルアンドホールド回路４の出力と増幅器
１の出力との差分を増幅器５から出力させることにより
、前記ドリフト成分を除去されてなる出力がＡＤ変換器
８へ入力されるようになされる。ここで、サンプルアン
ドホールド回路４及び増幅器５の構成ならびに動作の説
明は、上記第２図に示す実施例のものと同様であるから
詳しい説明は省略する。
する。零点補正回路に適用した場合について説明したが
、第４図の本発明の他の実施例である多点入力切換装置
を示すブロック回路構成図にあるような、多点入力切換
装置としてドリフトを補正する回路にも使用することが
できる。この場合は、第４図に示すように、複数個のア
ナログ入７７信号ｖ１〜ｖｏの入力点とは別にスイッチ
に０によって入力される零点入力を用意し、この零点入
力及び各アナログ入力信号ｖ１〜ｖｎを増幅器ｌへ透析
的に入力させるべき各スイッチＫ。−Ｋｎを、織５図に
示す作動タイミングによる動作態様波形［メ；に示され
るように順次選択することによって、スイッチＫ。がＯ
Ｎになった時にサンプルアンドホールド回路４に零点の
オフセット電圧をドリフト成分として記憶させる。次い
で、このサンプルアンドホールド回路４の出力と増幅器
１の出力との差分を増幅器５から出力させることにより
、前記ドリフト成分を除去されてなる出力がＡＤ変換器
８へ入力されるようになされる。ここで、サンプルアン
ドホールド回路４及び増幅器５の構成ならびに動作の説
明は、上記第２図に示す実施例のものと同様であるから
詳しい説明は省略する。
以上のように、本発明に係る零点補正回路によれば、サ
ンプルアンドホールド回路を使用してフィードフォワー
ド制御をすることにより零点補正を行なうように構成し
てなるから、極めて簡単な構成により、高精度で、ドリ
フトのほとんどない安定した増幅器を容易に実現するこ
とができる優れた効果を奏するものである。
ンプルアンドホールド回路を使用してフィードフォワー
ド制御をすることにより零点補正を行なうように構成し
てなるから、極めて簡単な構成により、高精度で、ドリ
フトのほとんどない安定した増幅器を容易に実現するこ
とができる優れた効果を奏するものである。
第１図は従来の零点補正回路を示すブロック回路構成図
、第２図は第１図にある各スイッチの動作１、態様を説
明するための波形図、第３図は本発明の一実施例である
零点補正回路を示すブロック回路構成図、第４図は本発
明の他の実施例である多点入力切換装置を示すブロック
回路構成図、第５匡１は第４図にある多点入力の動作態
様を説明するための波形図である。 １．２，３．５・・−・・・・・増幅器、４・・−・・
・・・サンプルアン・ドホールド回路、８・・・・・・
・・・ＡＤ変換器、Ｒ１−Ｒ７・・・・・・・抵抗器、
０．＝−・・・コンデンサ、謂、 ｓｗ２．、、曲・・
９１及び第２スイツチ、Ｋｏ−Ｋｎ・・・−・・・スイ
ッチ。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 葛野信− 第１図 第２図 第４図
、第２図は第１図にある各スイッチの動作１、態様を説
明するための波形図、第３図は本発明の一実施例である
零点補正回路を示すブロック回路構成図、第４図は本発
明の他の実施例である多点入力切換装置を示すブロック
回路構成図、第５匡１は第４図にある多点入力の動作態
様を説明するための波形図である。 １．２，３．５・・−・・・・・増幅器、４・・−・・
・・・サンプルアン・ドホールド回路、８・・・・・・
・・・ＡＤ変換器、Ｒ１−Ｒ７・・・・・・・抵抗器、
０．＝−・・・コンデンサ、謂、 ｓｗ２．、、曲・・
９１及び第２スイツチ、Ｋｏ−Ｋｎ・・・−・・・スイ
ッチ。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 葛野信− 第１図 第２図 第４図
Claims (1)
- 増幅器の入力に零点読み込み用のスイッチを備え、該ス
イッチによる零点選択時に、前記増幅器の出力をサンプ
ルアンドホールド回路にドリフト成分として記憶し、該
サンプルアンドホールド回路の出力と前記増幅器の出力
との差分を出力させることにより、前記ドリフト成分を
除去するようにしてなる構成としたことを４１［とする
零点補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008576A JPS58125904A (ja) | 1982-01-22 | 1982-01-22 | 零点補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008576A JPS58125904A (ja) | 1982-01-22 | 1982-01-22 | 零点補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58125904A true JPS58125904A (ja) | 1983-07-27 |
Family
ID=11696854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57008576A Pending JPS58125904A (ja) | 1982-01-22 | 1982-01-22 | 零点補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125904A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267526A (ja) * | 1988-07-20 | 1990-03-07 | American Teleph & Telegr Co <Att> | 光増幅器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3681703A (en) * | 1970-11-16 | 1972-08-01 | Rca Corp | Low level dc amplifier with automatic zero offset adjustment |
| JPS4966262A (ja) * | 1972-10-30 | 1974-06-27 |
-
1982
- 1982-01-22 JP JP57008576A patent/JPS58125904A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3681703A (en) * | 1970-11-16 | 1972-08-01 | Rca Corp | Low level dc amplifier with automatic zero offset adjustment |
| JPS4966262A (ja) * | 1972-10-30 | 1974-06-27 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267526A (ja) * | 1988-07-20 | 1990-03-07 | American Teleph & Telegr Co <Att> | 光増幅器 |
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