JPS581181A - 液晶表示パネル - Google Patents
液晶表示パネルInfo
- Publication number
- JPS581181A JPS581181A JP56099146A JP9914681A JPS581181A JP S581181 A JPS581181 A JP S581181A JP 56099146 A JP56099146 A JP 56099146A JP 9914681 A JP9914681 A JP 9914681A JP S581181 A JPS581181 A JP S581181A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- crystal display
- transistors
- display panel
- yield
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
示用画素の表示電極１個につき１個のスイッチングトラ
ンジスタがつくいわゆるアクティブマトリクス型ｆｉ，
ｔ＆表示パネルに関するものである。
ンジスタがつくいわゆるアクティブマトリクス型ｆｉ，
ｔ＆表示パネルに関するものである。
従来上述のアクティブマ） ＩＪクス型液晶表示パネル
の内部のトランジスタと液晶表示画素の下部電極との配
置はお互いに走査線と信号線の交点のどく近傍にあった
。この方法によると例えば１００行１００列のマトリク
ス構成だと１万個のトランジスタがすべて規則正しいピ
ッチでパネル基板−Ｆに配置されることになる。どの様
な場合広い面積に散らばる１万個のトランジスタの特性
をすべて揃えるのは非常に困難であり、従ってパネル基
板として歩留りがきわめて悪い。第１図は従来のアクテ
ィブマトリクス型液晶表示パネルの下ガラスのパターン
の一例を示す平面図である。ここで１０は模式的にシン
ボルでスイッチングトランジスタとしてのＭＯＳトラン
ジスタを示し、２は液晶パネルにおける表示電極を示す
。
の内部のトランジスタと液晶表示画素の下部電極との配
置はお互いに走査線と信号線の交点のどく近傍にあった
。この方法によると例えば１００行１００列のマトリク
ス構成だと１万個のトランジスタがすべて規則正しいピ
ッチでパネル基板−Ｆに配置されることになる。どの様
な場合広い面積に散らばる１万個のトランジスタの特性
をすべて揃えるのは非常に困難であり、従ってパネル基
板として歩留りがきわめて悪い。第１図は従来のアクテ
ィブマトリクス型液晶表示パネルの下ガラスのパターン
の一例を示す平面図である。ここで１０は模式的にシン
ボルでスイッチングトランジスタとしてのＭＯＳトラン
ジスタを示し、２は液晶パネルにおける表示電極を示す
。
ここで表示電極２に表示信号を出すにはトランジスタの
ゲートにそれぞれ結線されたアドレス線Ｘ， 、Ｘ２，
Ｘ３及びソースにそれぞれ結線されたビット線Ｙ＋，Ｙ
２’ｌ”用いて行う。例えば第１図のＭＯＳトランジス
タ１０におけるアドレス線はＸ２、ビット線はＹｌであ
るから、ＭＯＳ）ランジスタ１０を例えばＰチャネル型
とすればアドレスｓｔ＋Ｘ２’を低圧位にしてＭＯＳ）
ランジスタｉＯＮにさせ，この時ビット線Ｙ，に表示信
号電圧を入れれば，該ＭＯ８トランジスタ１０のドレイ
ンに表示信号電圧が伝達され、それに相当する表示電極
２にその表示信号電圧にかかる、この時ＭＯ８）ランラ
スタ１０以外に不要な信号が出ないようにするには、他
のアドレス線はすべて高圧位にし、かつ他のピット線に
は共通電極と同じ電圧を加えればよい。
ゲートにそれぞれ結線されたアドレス線Ｘ， 、Ｘ２，
Ｘ３及びソースにそれぞれ結線されたビット線Ｙ＋，Ｙ
２’ｌ”用いて行う。例えば第１図のＭＯＳトランジス
タ１０におけるアドレス線はＸ２、ビット線はＹｌであ
るから、ＭＯＳ）ランジスタ１０を例えばＰチャネル型
とすればアドレスｓｔ＋Ｘ２’を低圧位にしてＭＯＳ）
ランジスタｉＯＮにさせ，この時ビット線Ｙ，に表示信
号電圧を入れれば，該ＭＯ８トランジスタ１０のドレイ
ンに表示信号電圧が伝達され、それに相当する表示電極
２にその表示信号電圧にかかる、この時ＭＯ８）ランラ
スタ１０以外に不要な信号が出ないようにするには、他
のアドレス線はすべて高圧位にし、かつ他のピット線に
は共通電極と同じ電圧を加えればよい。
こうすればアドレス線Ｘ２につながるＭＯＳ）ランジス
タ列はすべてＯＮであっても、トランジスタ１０以外に
該当する表示電極と共通電極の間には電位差がなく、液
晶は駆動されない。以上のことは従来アクティブマトリ
クス型といわれる液晶表示パネルの駆動方式として知ら
れている。尚第１図では一部のみ全示したが実際にはパ
ネル全体をこの構成でくりかえしてゆくのである。つま
り例えばアドレス線２００本、ビット線２００本計４万
画素の液晶表示パネルだとすると、４万個のＭＯＳトラ
ンジスタが規則正しいピッチで離散的に配列されること
になる。ところでアクティブマトリクス型液晶表示パネ
ルにおいて歩留りは何できまるかというと、例えばアド
レス線、ピット線の一本が断線すれば線状に欠陥になり
致命的になるが。
タ列はすべてＯＮであっても、トランジスタ１０以外に
該当する表示電極と共通電極の間には電位差がなく、液
晶は駆動されない。以上のことは従来アクティブマトリ
クス型といわれる液晶表示パネルの駆動方式として知ら
れている。尚第１図では一部のみ全示したが実際にはパ
ネル全体をこの構成でくりかえしてゆくのである。つま
り例えばアドレス線２００本、ビット線２００本計４万
画素の液晶表示パネルだとすると、４万個のＭＯＳトラ
ンジスタが規則正しいピッチで離散的に配列されること
になる。ところでアクティブマトリクス型液晶表示パネ
ルにおいて歩留りは何できまるかというと、例えばアド
レス線、ピット線の一本が断線すれば線状に欠陥になり
致命的になるが。
その他に工程的長さを考えると、ＭＯＳ）ランジスタを
製造する工程と配線工程とでは比較にならない位前者が
長く複雑でかつ困難である。断線という重欠陥は配線工
程のみ徹底的に管理すれば解決しうるのに対し、ＭＯＳ
）ランジスタを製造する工程は一般ＩＣプロセスと同じ
でありその歩留りをあげるには全体プロセスがからんで
くる。ところでＩＣプロセスでは集積度を上げた方が一
般に歩留りが向上する。その理由は一定面積中にとりこ
まれる欠陥原因数（製造プロセスに起因する）はプロセ
スが同一なら同一であるから面積を小さくした方が欠陥
に当たる確率４少くできるからである。
製造する工程と配線工程とでは比較にならない位前者が
長く複雑でかつ困難である。断線という重欠陥は配線工
程のみ徹底的に管理すれば解決しうるのに対し、ＭＯＳ
）ランジスタを製造する工程は一般ＩＣプロセスと同じ
でありその歩留りをあげるには全体プロセスがからんで
くる。ところでＩＣプロセスでは集積度を上げた方が一
般に歩留りが向上する。その理由は一定面積中にとりこ
まれる欠陥原因数（製造プロセスに起因する）はプロセ
スが同一なら同一であるから面積を小さくした方が欠陥
に当たる確率４少くできるからである。
本発明はＩＣプロセスにおいてプロセス同一のままで集
積度を上げれば歩留りが向上することに着目し、第１図
の例でいうと４万個のトランジスタを事実上１万個にす
れば歩留りは４倍に向上することが期待できる。以下本
発明の実施例を第２図を用いて説明する。ここで領域６
っまり４画素４つのＭＯ８Ｉランジスタが１つのブロッ
クになる。５はアドレス線、ピット線の交叉部をクロス
オーバーさせる所でありこれは第１図にも示しである。
積度を上げれば歩留りが向上することに着目し、第１図
の例でいうと４万個のトランジスタを事実上１万個にす
れば歩留りは４倍に向上することが期待できる。以下本
発明の実施例を第２図を用いて説明する。ここで領域６
っまり４画素４つのＭＯ８Ｉランジスタが１つのブロッ
クになる。５はアドレス線、ピット線の交叉部をクロス
オーバーさせる所でありこれは第１図にも示しである。
このように４つのＭＯＳ）ランジスタを・一括配置シて
するとトランジスタが存在する領域は第１図に比べて１
．／４にへることは明らかであろう。。
するとトランジスタが存在する領域は第１図に比べて１
．／４にへることは明らかであろう。。
第１図と第２図と比べてＭＯＳ）ランジスタｉ１ケ所に
集めてもそれに要する面積はそう増加しない。それ（は
、第２図では模式的に４つのＭＯＳ）ランジスタ全別々
に表示したが、実際にはゲート共通、ノース共通のトラ
ンジスタ群なのでパターン設計上の自由度がまして非常
にコンパクトにパターン化できるからである。
集めてもそれに要する面積はそう増加しない。それ（は
、第２図では模式的に４つのＭＯＳ）ランジスタ全別々
に表示したが、実際にはゲート共通、ノース共通のトラ
ンジスタ群なのでパターン設計上の自由度がまして非常
にコンパクトにパターン化できるからである。
さて従来のアクティブマトリクスパネルである第１図で
各トランジスタ領域の大きさ’ｅＡｆｆｌとし本発明の
アクティブマトリクス液晶パネルである第２図において
４つのトランジスタをまとめた領域の大きさｆ Ｂ ｃ
−とする。単純にはＢ＝４Ａであるが実際にはパターン
設計上の工夫でＢ＜４Ａにできることはすでに述べた。
各トランジスタ領域の大きさ’ｅＡｆｆｌとし本発明の
アクティブマトリクス液晶パネルである第２図において
４つのトランジスタをまとめた領域の大きさｆ Ｂ ｃ
−とする。単純にはＢ＝４Ａであるが実際にはパターン
設計上の工夫でＢ＜４Ａにできることはすでに述べた。
今最悪条件でＢ二４Ａとしよう２例えばトランジスタの
チャネル長１０’μｍ、チャネル幅１０μｍ、コンタク
トホールの太きさ６μｍ” ｒサリコンゲートすればお
およそＡの太きさは１０ Ｘ ３０＝３００μｍ’にな
ろう。この時Ｂは１２００μｍ’が最悪値である。３０
０ Ｊｉｍ’と１２００μｙｙｌ’の大きさの差で歩留
りがどれ位ちがうかということになるが、標準的なＩＣ
プロセスで考えると単体トランジスタにおいて寸法が大
きくなつＡ位では歩留りは低下しないといわれている（
用途や特性規格がかわった場合は別である）。単体トラ
ンジスタからＩＣへすすんでも例えば１ＩＩｊ や
、０ではそう歩留りはおちない（９５％が９０％になる
という程度）。これらの事は歩留りの算定式全面積で示
せないので何とも定性的経験にしか言えないのが不十分
であるが、実際にプロセスを経験した者なら上記の議論
が妥当である事は直ちにわかるであろう。以上のことか
ら、トランジスタを１個から４個に集めてもその面積が
ｄオーダーにならなければ、少くとも歩留りは１／４に
おちることはない。液晶表示パネルに用いられるスイッ
チフグトランジスタの大きさは、単結晶シリコ／を用い
た場合はほぼ上述のチャネル長ｌＯμｍ ＋ ｆヤネ
ル幅ｌＯμｍ程度で間にあうので、以上のことから、ト
ランジスタを４個あつめた方がパネルとして見た時トラ
ンジスタ領域が歩留り上１／４にへり、従ってトータル
歩留りは約４倍まずことがわかる。
チャネル長１０’μｍ、チャネル幅１０μｍ、コンタク
トホールの太きさ６μｍ” ｒサリコンゲートすればお
およそＡの太きさは１０ Ｘ ３０＝３００μｍ’にな
ろう。この時Ｂは１２００μｍ’が最悪値である。３０
０ Ｊｉｍ’と１２００μｙｙｌ’の大きさの差で歩留
りがどれ位ちがうかということになるが、標準的なＩＣ
プロセスで考えると単体トランジスタにおいて寸法が大
きくなつＡ位では歩留りは低下しないといわれている（
用途や特性規格がかわった場合は別である）。単体トラ
ンジスタからＩＣへすすんでも例えば１ＩＩｊ や
、０ではそう歩留りはおちない（９５％が９０％になる
という程度）。これらの事は歩留りの算定式全面積で示
せないので何とも定性的経験にしか言えないのが不十分
であるが、実際にプロセスを経験した者なら上記の議論
が妥当である事は直ちにわかるであろう。以上のことか
ら、トランジスタを１個から４個に集めてもその面積が
ｄオーダーにならなければ、少くとも歩留りは１／４に
おちることはない。液晶表示パネルに用いられるスイッ
チフグトランジスタの大きさは、単結晶シリコ／を用い
た場合はほぼ上述のチャネル長ｌＯμｍ ＋ ｆヤネ
ル幅ｌＯμｍ程度で間にあうので、以上のことから、ト
ランジスタを４個あつめた方がパネルとして見た時トラ
ンジスタ領域が歩留り上１／４にへり、従ってトータル
歩留りは約４倍まずことがわかる。
尚以上述べたことかられかるように、トランジスタを４
個でなくもつと多数個集めても、その集めた領域の面積
の歩留りが、元の１個の領域の面積の歩留りよりその集
めた個数分の１より太きければ、とにかく集めた方が有
利でおる計算になる。
個でなくもつと多数個集めても、その集めた領域の面積
の歩留りが、元の１個の領域の面積の歩留りよりその集
めた個数分の１より太きければ、とにかく集めた方が有
利でおる計算になる。
但しこの場合には配線が可成複雑な多層配線かクロスオ
ーバー多用をする必要がでてきて、その為の歩留り低下
が現れてくる。従っていたづらに沢山集めればよいとい
うものでもないが、少くとも４個集める場合には第１図
、第２図を比較してもわかる様にクロスオーバーの数も
まとめて行えるのでその個数をへらせるのでこの点の心
配はない。
ーバー多用をする必要がでてきて、その為の歩留り低下
が現れてくる。従っていたづらに沢山集めればよいとい
うものでもないが、少くとも４個集める場合には第１図
、第２図を比較してもわかる様にクロスオーバーの数も
まとめて行えるのでその個数をへらせるのでこの点の心
配はない。
第１図は従来のアクティブマトリクス液晶表示パネル基
板の部分平面図、第２図は本発明のアクテイプマｌ−Ｉ
Ｊクス液晶表示パネル基板の部分平面図である。 ｘ、 、ｘ２．ｘ、・・アドレス線 Ｙ１．Ｙ２・・・ビット線 ５・・・クロスオーバ一部 １０・・・スイッチングトランジスタ
板の部分平面図、第２図は本発明のアクテイプマｌ−Ｉ
Ｊクス液晶表示パネル基板の部分平面図である。 ｘ、 、ｘ２．ｘ、・・アドレス線 Ｙ１．Ｙ２・・・ビット線 ５・・・クロスオーバ一部 １０・・・スイッチングトランジスタ
Claims (1)
- トランジスタをスイッチング素子とするアクティブマト
リクス型液晶表示パネルに於て、隣接する４ケの画素に
対応するトランジスタを１ケ所に集積して構成したこと
を特徴とする液晶表示パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099146A JPS581181A (ja) | 1981-06-26 | 1981-06-26 | 液晶表示パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099146A JPS581181A (ja) | 1981-06-26 | 1981-06-26 | 液晶表示パネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS581181A true JPS581181A (ja) | 1983-01-06 |
Family
ID=14239551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099146A Pending JPS581181A (ja) | 1981-06-26 | 1981-06-26 | 液晶表示パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581181A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473324A (en) * | 1987-09-14 | 1989-03-17 | Matsushita Electric Ind Co Ltd | Display device and its driving method |
-
1981
- 1981-06-26 JP JP56099146A patent/JPS581181A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473324A (en) * | 1987-09-14 | 1989-03-17 | Matsushita Electric Ind Co Ltd | Display device and its driving method |
| JPH052969B2 (ja) * | 1987-09-14 | 1993-01-13 | Matsushita Electric Ind Co Ltd |
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