JPS58116834A - 共用線送信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は共用線とインタフェースする送信装置に調し、
］［Ｋ詳ｇＫはホスト！シ／におけゐマシンプロセスの
分配形のコンピュータ化制御装置、ＩＩＫ共用共用イン
タフェースする入出力チャンネル制御装置に関する。

従来、マシンに対する制御装置は、機能について１Ｐ１
ｅ高ＩＩ！に集や化し−ｋｓ！のもの、又は）・−ビワ
イヤ形のマスク制御装置及び付属のハードワイヤ形のス
レーブ制御装置について分散化し九ｌＩｉ。

もＯのいずれかであつ九。この集中朧の制御装置におい
ては、かなり多数の制御ケーブルをかなシＯ長距離にわ
九って布設することが全豪であｐ。

そ〇九めに空間的の位置ＯＷＬい盈び゛ノイズ誘発が生
ずるという問題がある。また、分散層の制御装置におい
ては、１１Ｉｌｌ！は低いが、集中履におけると同じ問
題が多くＴｏＪｌｌ。更Ｋま九、集中飄又は分散層Ｏい
ずれの制御装置においても、プログ−２五可能性が制＠
されている九めに機能についての構造的融通性が制＠畜
れる。

本発明を概略説明すると、本実＠Ｋかかる共用線送信部
モジュールは、メツセージの衝突が共用線上に検知され
たことを示す信号を受信し九と書を除き、メツセージと
してデータのｌり又はそれ以上のバイトな入出力チャン
ネルから並列に受入れて共用−に対して所定の緩衝及び
位相符号化を行なう。

出力バッファが、初期においておいている時に、入出力
チャンネルからメツセージのデータのｌり又はそれ以上
のバイトを受入れて所定の期間保持する・ メモリが上記出力バッファからメツセージのデータの７
つ又はそれ以上のバイトを受入れて所定の期間これを保
持し、その後にデータの／り又はそれ以上のバイトを直
列形式で出力する。

位相工／コー〆が上記メモリからデータの１つ又はそれ
以上のバイトを直列形式で受入れ、所定の位相符号化形
式に変換して共用線へ出力し、反び、メツセージ衝突信
号を受信し九と１１ｉＫ上記変換を停止してこのことを
示す信号を出力し、及び、連続信号を共用線へ出力して
全てのメツセージ送信を停止する。

まえ、パックオフ０ゾツタが上記位相工／コーダからメ
ツ七−ゾ衝央を示す停止信号を受入れ。

上記位掴工ンコー〆へ出力されるべ龜再−始信号Ｏ発生
に先立つ実時間にわ九って生ずべき一時的期間を表わす
乱数を発生する。

本実−の弛０１１々の目的、利点及び特徴は図面を参照
して行なう以下の詳細なｌ！＠から明らかになｐ％ま九
轡許−求の範−〇記載から郷る。

ｊＩ／＾閣ないしＪＩｊｊＣＩＩＫ本発−の目的を本実
する丸めの装置を示す。

共用線受信部（ＳＬＲ）＄５及び共用線送信部（ＳＬＴ
）４・は路線１＠上の直列過信のために用いられるマク
ロで６１、上記路線はエナーネット履のもＯで１Ｌ任意
の他の制御装置又は副制御装置又は第３ＥＫ示すような
共用過信制御装置蕩を有する制御素子１０ｍ−１によっ
て共用されるものである。５ＬＲ３ｉは受信装置及び受
信制御装置である。同じように、５ＬＴ４（Ｉは集積化
した装置及び制御装置である。５ＬＴ４０及び５ＬＲ３
ＳＫ対するマイクａ　ｆ　ａセッサ制御Ｉｌ祉マイク四
プ四セツナ１０を形成しておシ、入出力チャンネルを介
して動作させられる。ＳＬＴ制御素子１０！−１はメモ
リ１ｓを有するマイクロコンビエータすなわちマイクａ
　７＃ａセツナ１＠ｔ−介して作動し、この時Ｋ、外部
パス２５．バスデ四セツナ＠Ｑ、ＳＳＢパスｓ尋を介し
、そして最後ＫＩＯＣＴ入出力デャンネル４２及びｌ０
ＣＲ入出カテヤ／ネルｓｙを介して５ＬＴ４＠及び５Ｌ
ＲｓｓＫ対してそれぞれ信号を発生する。ＳＬＴ及び５
ＬＲ４０及びｓｓは、Ａ　２　＠　＠及び＠Ｓ上に入出
力チャンネルを有し、トツンシーノ＋＊０を介してエサ
ーネットＷｉ壕九線共用Ｏ絡−Ｔｅとインタフェースす
るように働く。★九、５ｃｃｓはクロックモジュール８
ｉ＆”／ｉしてＳＳＢバスｓＳヘクロツクさせられる。

制御問題を簡単化して受信及び送信を行なう九めに、　
４）マクロのＳＬ７４ｍ及び５ＬＲ３Ｓはそれぞれ入出
力チャンネル４２及び３Ｔを有す。後述するように１メ
ツセージＯ位相符号化及び復号は全てＯｒィジタル手法
を用いて行なわれる。

５ＬＲ１１は共用線ＴＯをモニタし、次の３りＯ主ＩＩ
Ｉ機能をなす、すなわち、ｊＩ／に、５ＬＲｓｉが踏１
ＩＩＴ・上にキャリヤを検出すると、該ＳＬＲはこれＫ
１４連す、＆５ＬＴ４０ＫＪ知Ｌ、路−Ｔ・上のキャリ
ヤがなくなるまで該５ＬＴＯ送信な腫Ｓ″Ｓせみ、第一
に、５ＬＲ３ｊが、他のステーク肩ンオたは副制御素子
１０ｉ−１もｔ九送信しようとしていゐことを意味する
衝央をＪｉＩＩＩｉ！１１１上に検出すると、該ＳＬＲ
はこれに関連する５Ｌ７４＠に通知し、＃ｓＬＴは自分
の送信を停止し、踏ｍ１・上の全部のＳＬＲがこの＃ｋ
ｌＩを検出するＯＫ充分な憂い時間にわ九つ七１１１１
１８１０をふさぐ＊ＪＩＪＫ、後述するように５ＬＲ３
１が到来メツセージの先願にある宛先アドレスを＠　Ｓ
ＬＲ自Ｊ１の識別アドレスに−１にさせると、を九は５
ＬＲｓｓが全部の受信部ｓＳに同報湧償すべ龜アドレス
なｉｉｍすると、塘九は５ＬＲ３Ｉが約束モードにある
（全てのメツセージを受信するように命令畜れている）
と、該ＳＬＲはビット直列メツセージな受堆シ、巡回冗
長検査（ＣＲＣ）ランを行ない、上記メツセージをバイ
ト並列データに変換し、該データを、＠５ＬＲＫ関連す
るｌ０ｃＲチヤンネル３１を介して、ＲＡＭを有するメ
モリ１ｓへ送シ、該メモリにおいて該データはマイクロ
ｆ四セツｔｔ九はマイクロコンピュータＩＯＫ対して使
用可能となる。

ＳＬＲ及び５ＬＴ３Ｓ及び４０ｏ４１１黴と１．テ、Ｓ
ＬＲ＆ＳＬＴとの対３１．４０を用いることによシ、か
なｐの電気的ノイズが存在していても、ディジタルグー
夕のパケットを分散型のデ四セツナステークヨ／すなわ
ち制御素子１０５−１間で信頼性をもって通信すること
ができる。この送信により、このマシンまたはシステム
またはセットの１１々の部分における制御素子１０Ｍ−
１は、鵠の制御素子１０Ｂ−１と０ｍ合を保持し＊＋ら
、局部的機能を近接監視することができる。傭の４Ｉ黴
は、通信媒体すなわち路ａＩＴ・は受動的であって、該
媒体自身の故障の可能性を最少化していることである。

１ｍり合わせたワイヤの対又は単一の直列同軸ケーツル
のような受動的媒体１０を通じて通値することにより、
従来のｒイゾタル信号の並列送信と比較して、全豪とす
る路線の数を大巾に減少することができる。更に他の特
徴は、送信方法が７エーズドコーデイングま丸線マンチ
ェスタコーディングであるということである。この方法
は、クロックの丸めの追加の路線を使用せずに独立のタ
ロツクジェネレータ＄５を有するステージ薗ン関で送信
できるという利点を有する。

他の４１黴は、４）ＳＬＲ／ＳＬＴステージ曹ン３１１
４０が他の倉てのステーションから独立であ如、共用線
７ｇ１へのアクセスに関する限りでは、１路となる可能
性のある中央制御がないということである。ｉｉステー
ジ曹ノン１０５１自体が路線ＴＯへのアクセスに対する
調整を行なう。一つ又はそれ以上のステージ１ｉｙｌＯ
５−１が同時にアクセスしようとする場合は、これらス
テージ薦ンはランダムに定められ九期間にわ九ってｒパ
ラフォラ」し、これＫよ如、これらステージ画ンの次の
アクセスが異る時刻に行なわれるようにする。

更に他０＠徽は、ＳＬＲ／５ＬＴ３５／４０を有する諸
ステーション１０５−１は互いに独立であるので、一つ
のステージ璽ン１０５−１が故障しても他のステージ翼
ン１（１５−１又は共用線Ｔ・に影響がないということ
である。このシステムの残部は故障のない装置の１１で
いる。更に他の骨ａｒｔ、ｔ、；ｂ一つ０３ＬＲ／５Ｌ
Ｔｓ　Ｓ／４０；６１、その独自の識別アドレスを用い
ることＫよって共用ｇｙｏ上の他の任意のステーション
１＠５−１に対して通信できること、又は、共通アドレ
ス用に指定し丸共通アドレスを用いるととくよって全て
のステーション１０５−ＩＫ同報通信てきることである
。

他の特徴は、各受信部３５は、受信部３５が約束モード
にあって全てのメツセージを傍受できるという場合以外
は、該受信１１に対してアドレス指定（又は回報通信）
されてない通信を無視するということである。従って、
指定した受信部３５を用いて共用線１０上の全ての活動
の記録を提供し、障害原因追求に用いることができる。

更に他の特徴は、共用線受信１１３５、共用線送信部４
０及び制御装置５を１個のチップ上にマクロ１５０−１
の形式で計装することにより、小形の装置において共用
線ＴＯを通ずるパケット通信を経済的に行なうことので
きる程度にまで費用を低減できるということである。多
くのマシン制御装置においては、多数であっても差し支
えはないが、４個館後のプロセッサステーショ／１０５
−１で充分である。％に、ｌビット宛先アドレスで、制
御素子１０５−１の１本の共用線７０上で２５４までの
ステーションが可能となる。メツセージの量により、他
の若干の場所におけるステーションの数をこれ以下に制
限できる。

共用線７０の制御に対する基本原理として、共用線ＴＯ
は、各々がマイクロコンピュータ１０を含んでいる複数
の制御素子１０５−１間の通信のための媒体である。共
用ａ７０は撚り合わせたワイヤの対であってよいが、単
一の同軸ケーブルのような他の媒体を用いることもでき
る。共用線１０は各制御素子１０５−１における共用線
受偏部３５及び共用線送信部４０によってアクセスされ
る。メツセージは、開始ビットが先頭にあるビット直列
ディジタルデータパケット、宛先アドレス、及び原始ア
ドレスである。共用線７０に対するアクセスの制御は各
受送信ステーション３５／４ＯＫかかつている。送信準
備のできているメツセージを有するステーション１０５
−１は、既に進行中の送信が終るのを待つ。ステーショ
ン１０５−１は、路線がクリアされている時にのみ送信
を開始することができる。２つのステーション１０５−
１が送信準備のできているメツセージを有しており、そ
して金石なわれている送信の終るのを待っている場合に
は、各ステーションは、送信を開始しようとする前Ｋ、
更に一つのランダムな期間にわたって待機する。このラ
ンダムな待機期間は、一つの送信が他の送信と混信する
ことを最少化するためのものである。この混信を衝突と
呼ぶ。衝突が検知されると、これを検知したステーショ
ン１０５−１はそれ自身の送信を停止し。

路線をふさぐ。この路線ふさぎの目的は、全てのステー
ション１０５−１に衝突を認識させてそれ自身の送信を
停止させ、このようＫして全てのステーション１０５−
１をパックオフ状態とすることである。

独立のパックオフを得るための第１の必要事項は、各ス
テーションがランダムな長さの期間を発生することを可
能ならしめるための手段である。

５Ｌ７４０においては、この手段は後述のフリーランニ
ングカウンタ１１５５であり、このカウンタは模Ｉｌま
たは模擬電数を発生する。しかし、この乱数は平均値の
周りに分布しており、従って。

バンクオフ期間の平均長は既知の量である。例えば小形
の装置における場合にあるように共用線ＴＯの使用が頻
繁でないときには、送信部４０が共用線７０にアクセス
するのに困難はない。ステーション１０５−１の数また
はメツセージの量が増加するにつれて、送信部４０は送
信中のメツセージの終るのを待たなければならないこと
がより頻繁になる。また、メツセージ相互間の衝突の頻
度が増す。この増加を許すためには、／〈ツクオフ期間
の平均長を大きくすることが望ましい。これは、受信部
３５が感知する衝突の数を計数し、そして、後述のカウ
ントダウンカウンタ１７６５へ転送される乱数のビット
数を増加させることによって行なうことができる。この
カウンタ１Ｔ６５のタイムアウトはバンクオフ期間を表
わす。上記乱数の各ビットがカウントダウンカウンタ１
１６５に追加ロードされるにつれて、カウントダウンさ
れるべき数の平均の大きさは２倍になる。計数された各
衝突の追加でパックオフ期間が倍増ｆる（平均値で）に
つれて、他の衝突の確率が減る。

しかし、ｔつの衝突を計数した後は、送信部４０は路線
７０をふさぎ、それ以上送信することな止メ、ソのプロ
セッサ１０に通知する。

アドレス指定につい【説明すると、各メツセージの第１
のバイトは宛先アドレスであり、第２のノくイトはアド
レスの転送元である。ノ（ケラトが共用線ＴＯＫ載せら
れて全ての受信部３５へ伝播するが、受取られるのは次
の条件の下においてだけである。すなわち、第１の条件
として、宛先アドレスが受信部３５の識別アドレスに一
致する場合、又は第２の条件として、指定されたアドレ
スがゼロであり、該アドレスがメツセージを全ての受信
部３５へ同報通信するために規約によって指定されてい
る場合。

又は第３の条件として、受信部３５が全てのメツセージ
を受信すべきものとなっている場合である。

キャリヤ検知について説明するとミ一つのステーション
１０５−１が他のステーションに先を譲ることが可能で
あるためには、＃ステーションは。

共用線７０上にメツセージが存在していることを検知す
ることができなくてはならない。ここに用いる送信方法
、すなわち位相符号化においては。

各ビット周期において一つの論理レベルから他の論理レ
ベルへの少なくとも１つの遷移がある。従って、メツセ
ージが存在しているという事実は、全キャリヤが存在し
ているということの送信の発生により、各ビット周期と
とに検知される。キャリヤ検知が行なわれる装置におい
ては、路線が使用中である時には送信部４０が該路線へ
のアクセスを延期するので、衝突は蛾少限となる。従っ
て。

衝突が起るのは、いくつかのステーション１５０−１が
路線の使用可能となるのを待っており、そして該路線が
使用可能となった時にほぼ同時に送信を開始する時だけ
である。

衝突検知について説明すると、ステーション１０５−１
の受信部３５は、一つのビット周期においてλつ又はそ
れ以上の送信部４０が送信期間中であることを示すλつ
又はそれ以上の遷移の発生を検知するように装備されて
いる。２つ（又はそれ以上）のステーション１０’５−
１のランダムなバックオフ期間が互いにタイムアウトし
て終り。

そしていくつかの送信がほぼ同時に開始すると。

衡突を最初に検知したステーション１０５−ＩＨそれ自
身の送信を停止し、バンクオフ期間を２倍にした後に送
信を再スケジュールする。

その間、上記ステーションは、全てのステーション１＠
５−１が混信状態を知るのに充分な時間である２つのビ
ット周期にわたって高レベルを提示することによって共
用線７０をふさぐ。一つの送信が全てのステーション１
０５−１へ到達スるのに充分な長時間にわたって路線７
０上に在ると、該ステーションは該送信まで待ち、そし
て該送信は終りまで行き、衝突を示すノイズ発生は回避
される。

エラー検知について説明すると、第７のステーション１
０５−１がその送信について混信を検知していない場合
であっても、受信されたメツセージ中にエラーがあると
いう可能性がいくらかはある。そのために、送信用のス
テーション１０５−１は巡回冗長検査の和を有し、受信
用のステーション１０５−１はこの和を検証する。更に
また、ソフトウェアレベルにおけるプロトコルはかかる
エラーの検知及び襠正手続きを有す。例えば、ＣＲＣエ
ラーが報知されると、上記プロセッサはメツセージの受
信を肯定することを拒否し、送信部４０にこれを反復さ
せる。

５ｃｃｓを有するｓｃｃ副制御素子１．０５−１の基本
的構造について説明すると、共用線受偏部３５ａ路Ｍ７
０をモニタし、メツセージビットが路線ＴＯ上にある時
に共用線送信部４０が送信するのを妨げる。メツセージ
が該当の受信部３５にアドレス指定されているときは、
該受信部は該メツセージを受取り、これを並列バイトに
変換し、そして、これが共に働いている入力出制御部す
なわちチャンネル４２／３７へ転送する。共用線１０へ
送られるべきデータは、メモ１７１５内のＲＡＭからバ
イト形式で得られ、そして％５ＬＴ４０と共に働くよう
にマイクロコード化された入出力制御部４２から、並列
のまま、共用線送信部４０へ送られる。基本的には、５
ＬＴ４０は並列バイトを直列ビットに変換し、そして該
ビットを位相符号化フォーマットとして共用線ＴＯに載
せる。

位相符号化について説明すると、共用ｓｙｏ上のメツセ
ージは、ディスク記碌において用いるのと類似の手法で
位相符号化される。この知能は。

一つの論理レベルから他の論理レベルへの遷移内に含ま
れている。すなわち、下方遷移は０であり、上方遷移は
ｌである。第参図に示すように、遷移はビット周期のほ
ぼ中央で起こる。また、次のビット遷移のための正しい
レベルにおける信号を得るために、ビットセル遷移は、
データビットのＯとＯ又はｌとｌとの間のビットセル遷
移におけるように、ビット周期の境界付近で起こる。位
相符号化は、各ステーション１０５−１がそれ０青のク
ロックモジュール８５上でランしている分散形システム
において有利である。すなわち、この方法は、別々のク
ロックの周期間の広い裕変変化を受容するからである。

開始ビット遷移に関する同期化のこの方法においては、
別個のストローブ線は不要である。

メツセージフォーマツ）Ｋついて説明すると、メツセー
ジは共用線１０上のキャリヤなしの期間の後に続く。こ
のメツセージは１個の開始ビットから成っており、その
後に％第ｊ図に示すようＫ。

宛先アドレスバイト、原始アドレスバイト、及びデータ
バイトが続く。このメツセージＦｉ２つのＣＲＣバイト
で終っており、その後にはキャリヤが続いておらず、該
メツセージが終っていて路線７０が使用可能であること
を示す。

位相復号について説明すると、第を図に示すように、位
相デコーダは共用線の内容を次の事項に従つ【翻訳する
。すなわち、第１に、低レベルにある１３又はそれ以上
のサンプルクロックの周期がキャリヤなしまたはメツセ
ージ終りとして翻訳されること、第一２に、低レベルか
ら高レベルへの遷移である開始ビットが最初のビット遷
移として識別され、そして、メツセージの休止部の復号
処理においてサンプルクロックがこの遷移において始ま
るものとカタログ化されること、第ｊＫｓ公称タイミン
グを有する一連のビットセルにおいて。

ｔつのサンプルクロックが一つの全ビット及びセル内に
あり、サンプルのための参つのサンプルクロックが半ビ
ツトセル内にあり、従って、路線は。

ダつ又Ｆｉ１つのサンプルクロックにわたって通例低レ
ベルであり、及び％参つ又はｔつのサンプルクロックに
わたって通例高レベルであることである。しかし、送信
１１４Ｇと受信部３５との間のクロック裕度の差異を考
慮すると、３ないし！のサンプルクロックの半ピットセ
ル及び乙ないし１０のビットサンプルクロックの全ビッ
トセルが受容可能と考えられる。第参に、Ｊ又は参以下
のサンプルクロックに対する低レベル又は高レベルの生
起を基礎として／／又は１２の連続サンプルクロック周
期が衝突として復号されること、第！に、ビットセル遷
移間に在る全ビットセルが衝突として復号されること、
第ｔＫ、／Ｊ又はそれ以上のフンプルクロック周期の高
レベルがふさがりとして復号されることである。

共用線受信ｓ３５について説明すると、共用線受偏部３
５は、第コ＾図及び第一２Ｂ図に示すように１位相デコ
ーダ１４３５及びデータシンクロナイザ１４４０を介し
て共用線７０から位相復号済みビットを直列に受取り、
そしてこれを第λ＾図及び５−２８図に示す一連りのシ
フトレジスタ１４３０−１ないし１４３０−３を介して
入力バッファ１４４５へ送る。この人力バッファは第３
図の１ＯｃＲ３７のＭＦＯバッファ（図示せずへの並列
転送のために用いられる。第７図は共用線受偏部３５の
動作の機能的流れを示すものである。

位相デコーダ１４３５について説明すると１位相デコー
ダ１４３５は位相遷移を一連りの論理信号に質換し、該
信号は、メツセージ開始、キャリヤ、衝突検知、及びデ
ータを認識するために解析される。開始ロジック１４５
ｏは開始ビットの。

からｌへの遷移をｇｊＩＩ＆シてプログラムロジックア
レイ（ＰＬ＾）１４５５に通知する。このＰＬ＾はＳＬ
Ｒマクロ３５に対する中央制御部として働く。キャリヤ
検知部１４６０＃ｉ共用纏７０上のキャリヤの存在をｇ
ｌｌｌして５ＬＴ４０及びρＬ＾１４５５に通知する。

衝突検知部１４６５はライン７０上のλつ以上の遷移の
存在を認識して５ＬＴ４Ｇ及びＰＬ＾１４５５に通知す
る。

アドレス−繊部１４１０について説明すると、復号済み
データはシフトレジスタ１４３０−１及びＣＲＣロジッ
ク１４Ｔ５へ重列に送られる。第１のレジスタ１４３Ｇ
−Ｉにおいて得られる宛先アドレスを含んでいるメツセ
ージの最初のバイトはアドレスＩｍ繊部１４７０へ転送
され、そして、比較ロジック１４８５において、識別レ
ジスタ１４８０に収容されている５ＬＲ３５の識別アド
レスと比較される。この識別アドレスはｌ　０ＣＲ３１
からデータバス４００を介して得られる。これらのアド
レスが一致すると、ＰＬ＾１４５５は報知され、そして
制御ロジック１４８０が、全メツセージを受信するよう
にセットされる。同様に、宛先アドレスが０である（同
報通信モード）かまたは約束モードがセットされている
場合は、ＰＬ＾ロジックが全メツセージを受信するよう
に準備される。上記アドレスが一致しない場合は。

メツセージはｌ０ＣＲ３７を通過せず、これ罠より、ス
テーション１０５−１のメモリ１５及びプロセッサ１０
を不必要に占有することを回避する。

シフトレジスタ１４３Ｇ−１ないし１４３Ｇ−３につい
て説明すると、アドレス一致の後、データｔ［／のシフ
トレジスタ１４３０−１から第コのシフトレジスタ１４
３０−２へ、次いで第３のシフトレジスト１４３０−３
へ直列にシフトされる。３つのレジスタ１４３０−１な
いし１４３０−３は、メツセージの最後のλつの）くイ
トが１ＱＣＲ３７へ送られることのないようにするため
に必要なものである。路線ＴＯにキャリヤがなくなった
時には、これはメツセージの終りを示すものであり、２
つのＣＲＣノくイトは第１のシフトレジスタ１４３０−
１及び第２のシフトレジスタ１４３０−２内にあり、そ
してメツセージの最後のバイトは第３のシフトレジスタ
１４３０−３内圧ある。

巡回冗長検査（ＣＲＣ）チェッカすなわちロジック１４
１５について説明すると、ＣＲＣチェッカ１４Ｔ５は到
来メツセージ内の全てのビットを処理する。エラーが検
知されないときは、上記チェッカはＲＬ＾１４５５に報
知する。エラーが検知されたときは、ρＬ＾出力がＣＲ
Ｃ状態ビットをセットする。ＣＲＣチェッカ１４Ｔ５は
多項式Ｘ１６＋Ｘ１５＋Ｘ２中／に従ってエラーを検知
する。

入カバツ７７（１８）１４４５について説明すると、入
カパツファ１４４Ｓが一杯になっており。

そして第３図のｌ０ＣＲ３７のＩＯｃ先入れ先出しバッ
ファ（図示せず）が一杯罠なっていない時には、入力バ
ッファ１４４５内のバイトは先入れ先出しインタフェー
ス制御部１４９５の指示の下で上記先入れ先出しバッフ
ァに書込まれる。転送された各バイトは、第１図に示す
ように％２ビットタグによって識別される。上記タグは
、ノ（イトがメツセージの最初のものく妥当開始）であ
るが。

メツセージ内のデータ（妥当データ）であるか。

又は入カパツファ１４４５のλビットタグレジスタ１４
４５＾に配憶されているデータの最後のノ（イト（終り
）であることを示す。

メツセージの最後のバイトに続く状１１１１について説
明すると、メツセージの状態は５ＬＲ３５内の後述の状
態レジスタからｌ０ＣＲ３Ｆの先入れ先出しバッファへ
転送される。付随するタグは状態を示す。第１図に示す
状態バイトは次の状態を報知する。すなわち、Ｖεは妥
当終りを示し、ＬＩＥは異常終りを示し、Ｈεはメツセ
ージ終りを示し、ＣＲＣはＣＲＣエラーを示し、ＣＯＬ
は衝突を示し、ＯＬはデータ遅れを示す。妥当終りは、
ＣＲＣエラー、衝突、及びデータ遅れが生じなかったこ
とを意味する。異常終りは、１つ又はそれ以上のこれら
の状態が生じたことを意味する。メツセージ終りはメツ
セージ上の終りタグである。

これは、チェインの最後のＣＣ８が完了したことを示す
。ＭＥはＯに等しく、メツセージが停止したことを示す
。レジスタ１５００内のモードについて説明すると、こ
のモードレジスタａｌＯｃＲ３７、ｈのデータバス４０
０を介して２つのモードピットを受取る。その一つは半
速度モードであってタイミングジェネレータ１　ｓ’ｎ
　ｓへ与えられ。

他の一つは約束モード（ＰＭＩであってアドレス比較ロ
ジック１４８５へ与えられる。

１０ｃＲ制御パス復号部１！１１ＧＫついて説明すると
、制御バス４８５と総称するｌ０ＣＲ３７からの複数の
信号ｔｌｉｓＬＲ３５上のρＬＡによって復号されてこ
れに次の機能を行なわせる。すなわち、第１に、識別レ
ジスタ１４１１０にロードする。第λに、マクロリセッ
トロジックすなわち１０ｃＲ制御パス徨号部１５１ｏを
セット及びクリアする。、第３に、マクロオンロジック
１５１５をセット及びクリアする。第グに、モードレジ
スタ１５０Ｇをロード及びリセットする。

共用縁送信部４０について説明すると、この共用−送信
部は１ＯｃＴ４２からバイト並列データを受取り、これ
を出力バッファ（０８１５２５を介して送って第１図に
示す３つのレジスタ１５２Ｇ−１ないＬｌ　５２０−３
のうち）一つニロードし、上記バイトを直列形式にシフ
トし、そしてこれを共用４１７０に対する位相エンコー
ダ１５３０において位相符号化する。第２図は共用縁送
信部４０の動作を示すブロック線図である。

出力バッファ（０８１１５２５について説明すると、出
力バッファ１５２５がおいており、そして１ＯｃＴ４２
の先入れ先出しバッファ（図示せず）がおいていない時
には、上記先入れ先出しバッファの先頭のバイトが先入
れ先出しインタフェース制御ロジック１５３５の指示の
下で出力バッファ１５２５内へ転送される。転送された
各バイトは、第１０図に示すように、０８１５２５のタ
グレジスタ１５２５Ａのλビットタグによって識別され
る。タグは、バイトがメツセージの最初のバイト（妥当
開始）であるか、メツセージ内のデータ（妥当データ）
であるか、又は最後のバイト（妥当終り）であるかを示
す。

レジスタ１５２０−１ないし１５２０−３について説明
すると、シフトレジスタ１５２０−３（ＳＲ３）が使用
可能である時には、バイトは出力バッファ（Ｏ８）１５
２５から直接に＃レジスタへ転送される。レジスタ１５
２Ｇ−１（ＳＲ１）及び１５２Ｇ−２（ＳＲ２）はシフ
トレジスタ１５２０−３が使用中であるときに使用され
、マクロ４０内に小さなバッファを提供する。

ＣＲＣジェネレータ１５４０について説明すると、ＣＲ
Ｃジェネレータ１５４０は、出て行くメツセージ内の全
てのビットを多項式Ｘ　１６＋Ｘ　１５　＋×２＋７に
従って処理する。メツセージの終りにおいて、該ジェネ
レータは２つのＣＲＣチェックバイトをこれに追加する
。

位相エンコーダ１５３０について説明すると。

該エンコーダはシフトレジスタ１５２０−３からの直列
論理ビット（及びＣＲＣジェネレータ１５４０からのλ
つのバイト）を共用線７０に対して位相符号化形式に変
換する。上記エンコーダは開始ビットをメツセージの先
１１Ｋ［ｌ　（’。ＣＲＣバイトの後、上記エンコーダ
は路線７Ｇを低レベルにし、メツセージ終秒を示す。送
信中Ｋ、５ＬＲ３５が°衝突を検知すると、位相エンコ
ーダ１５３０はその送信を停止し、路線７０をふさぐ。

バンクオフアルゴリズム１５４５について説明すると、
衝突が生じた場合は、バックオフアルゴリズム１５４５
は、５Ｌ７４０がそのメツセージを再送信しようとする
前に待っているべき期間を示す擬似乱数を発生する。マ
クロ４０において、バックオフアルゴリズムｌ５４５は
ハードウェアとして装備されており、該ハードウェアｉ
、第２ｔＡ図に示すように１本質的Ｋ、次に説明する衝
突カウンタ１Ｆ８０．７リーランニングカウンタ１７５
５．カウントダウンカウンタ１Ｔ６５及びカウントダウ
ンクロック１１１ｏから成っている。衝突カウンタ１１
８０は、本実施例においては、ｔつまでの衝突の数を計
数する。フリーランニングカウンタ１７５５は、後述す
るようＫ、適当な擬似乱数を発生する。ｌっの衝突の後
には、フリーランニングカウンタ１７５５はｌっのビッ
ト（ランダム（１ｒ−ｏか又はｌ）をカウントダウンカ
ウンタ１７６５へ転送する。カウンタ１７ｇ５＃ｉカウ
ントダウンし、バックオフ期間を測定する。

２つの衝突の後には、フリーランニングカウンタ１Ｔ５
５は２つのビットをカウントダウンカウンタ１１６５へ
転送し、これにょｂ、転送された数の平均の大きさまた
は語長をコ倍にし、カウントダウン期間を２倍にする。

上記λビットの実際のカウントダウンは上述のようにｌ
ビットまたはカウンタの容量までランダムのままになっ
ている。

カウントダウンクロック１１ＴＯは上述の動作をクロッ
クする。

状態レジスタ１５５０について説明すると、送信が終っ
た後、状態レジスタ１５５０は、該送信が終った環境に
ついての情報を累積し、そしてこの状態を１Ｏｃ７４２
に対して使用可能とする。

モードレジスタ（ＭＲ）１５５５について説明すると、
該モードレジスタは１ＯｃＴ４２からのデータバス４０
０からの一つのモードピットを含む。

その一つは半速度モードであってタイミングジェネレー
タ１５＠・へ与えられ、他の一つはバックオツデイスエ
ープルで６ってバックオファリボリズムロジック１Ｓ４
５へ与えられる。

１０Ｇ制御バス復号１１１ｓ＠Ｉについて説明すると、
制御バス４１ｍ５と総称する１Ｏｃ７４２に対する複数
の信号は！ＱＣ（１号ｇ１５５５内の復号ＰＬ＾によっ
て復号され、次の機能を行なう信号を提供する。すなわ
ち、嬉ｌに、Ｖセットロジック１５１０をセット及びク
リアする。、箒λに、ロジツタ１％？Ｔ上のマクロをセ
ット及びクリアする。ＩＩ３に、モードレジスタ１！１
５５をロード及びリセットする。

インタフェースについてｌｌｔ＠すると、ＳＬＲ＄Ｂ及
び５ＬＴ４＠はいずれも一方の側において共用線Ｔｏに
インタフェースし、且つ、受信又は送信の九めにマイク
ロコード化され九人出力制御装置に、ＳＬＲ＄７及び５
ＬＴ４・の他方のＩＩにおいてインタフェースする。災
にｔた、後述するように、５ＬＲ３Ｓと５ＬＴ４・との
間にインタフェースがある。

ＳＬＲ対ＳＬＴインタフェースは、衝突を示すエラーを
意味するＥＲＲ，及び、キャリヤが存在していることを
示す未終了７ラダを意味するＮＥＮＤＦを含んでいるＳ
ＬＲからＳＬＴへのコつの信号から成る。

Ｓ　ＬＲ／１ＯｃＲ４：ｙｐ７ｘ−ｘＢ　５Ｓ　３７に
ついてＩ！羽すると、ＳＬＲマクロ３Ｓとｌ０ＣＲマク
薗３１との閏の信号は次の通〕である。すなわち、入カ
バツ７ア１４４ｓからの信号ＦＷＤＯないしＦＷＤ７は
１０ＣＲｓｌへ導かれ、ＩＩコ図ノｌ　ＯＣＲ為１の先
入れ先出しバッファ（Ｅ示せず）への転送を待っている
メツセージアドレス、データ又は状態のｌビットに対す
るホールドとして働く。タダレジスタ１４４ｓ＾からの
信号ＦＷＤＴＡＧは１０ＣＲ３７へ導かれ、ｌ０ｃＲ３
７の先入れ先出しバッファへの転送を待っている一つの
タダビットを保持するように働く。信号（対するＩＯｃ
制御パス４＄５と呼ばれるｌ０Ｃ８３７１１能からのモ
ード選択であるＭＳＯは５ＬＲ１Ｓ上で復号され、モー
ドレジスタ１５・０１識別レジスタ１４１０、マクロリ
セット１５１・及びマクロオン１５１　Ｓのような機能
に対し【ロードを提供し、信号をセット又はクリアする
。動作バス４＄５０である信号ＡＣＴＯないし八ＣＴ４
及びタイミング信号４８５Ｄである信号Ｔ＾、ＴＢは全
て５ＬＲｓ５へ導かれ、ＭＳＯとして機能するように働
く。

データバス４００である信号ＤＢ・ないしＤ８７は５Ｌ
Ｒａ５へ導かれ、モードピットをモードレジスタｔ５０
０へ、及び職別アドレスを識ｙＮ（ｌ　Ｄ）レジスタ１
４１９へ転送するのに用いられる工うに機能する。先入
れ先出しバッファフルであるＦＩＦＯＦ４１ｉ９Ｄは５
ＬＲ３Ｓへ導かれ、先入れ先出しバッファが一杯である
ことを先入れ先出しインタフェース制御部１４１１５に
通知する。先入れ先出しバッファ書込みであるＦＩＦＯ
ＷＲ４＠９ＣはＩ　ＯＣＲ３７へ導かれ、先入れ先出し
バッファが一杯になっていない時に人力バッファ１４４
ｓの内容を１ＯｃＲ＄７の先入れ先出しバッファに書込
む。先入れ先出しバッファ続出しで６４Ｆ　Ｉ　ＦＯＲ
ＵＳＬＲ３１上で１ｉｊｌｋさｔｌ。

５ＬＲ８５に対するクロックである信号ＰＨＩ、Ｐｉ−
１、ＰＨ８ｔｉＳＬＲ＄５”ジ／１０１：’シックに対
する基本タイミングとして働く。５ＬＲ８Ｓに対するク
ロックインであるＣＬにｌＮ４ＩＳＤ４ＳＬＲ３１０シ
ツクに対する基本タイマとして働く。５Ｌ８３５に対す
るシステムリセット同期’１’Ｔｏ４ＳＹＳＲＳＴＳＹ
ＮＣ４ＩＩ　ＩＩ　８Ｈ３Ｌ　Ｒ３５＋ｊ上セツト同期
させるように働く。

ＳＬＴ／ｌ０ｃＴインタフェースについてａ明すると、
５ＬＴ４・とＩ　ＯＣＴマクロ４２との間の信号は次Ｏ
通９である。すなわち、出力バッファへの信号ＦＲＤ・
　４・・ないしＦＲＤ７４０ＯＦｉｓＬＴ４・へ導かれ
、メツセージアドレスま危はデータのｔビットを、１Ｏ
ｃＴ４２の先入れ先出しバッファから転送された後、保
持するように働く。タダレジスタ１ｉ２ｓＡへのデータ
バス４０・である信号ＦＲＤＴＡＧＦｉＳＬ■４・へ辱
かれ、先入れ先出しバッファからの転送の丸めの一つの
タダレジスタとして働く。モード選択部すなわち制御バ
ス４１１５であるＭＳＯは、いずれも５ＬＴ４０へ接続
される、動作バスである八ＣＴ（１及び＾ＣＴＩ並ひに
タイミングであるＴＡ及びＴＢを含んでおｐ、５ＬＴ４
０に与えられるＩＯＣバス信号を制御し、モードレジス
タ１５５５、マクばリセット部１５７０及びマクロ１５
Ｔ５のような諸機能に対してロードを提供し、信号をセ
ット又はクリアするように働く。データバスであるＤＢ
Ｏ−４・０１は５ＬＴ４・へ導かれ、モードピットをモ
ードレジスタＩＳＳ！へ転送するのに用いられる。先入
れ先出しバッフ７あきである信号ＦＩＦＯＥ（４＠０８
）は５ＬＴ４・へ導かれ、１０ｃＴ４２の先入れ先出し
バッファがおいていることを先入れ先出しインタフェー
ス制御ロジック１５３ｓへ通知する。先入れ先出しバッ
ファ続出しであるＦＩＦＯＲＤ（４＠ＧＡ）は、ｌ　０
ＣＴ４２の先入れ先出しバッファがおいている時にｌ０
ＣＴ４２へ導かれ、出７）バ／７７１Ｓ２ＳＫ対して先
入れ先出しバッファの内容を貌出す。先入れ先出しバッ
ファ書込みであるＦＩＦＯＷＲ４１・ＣＦｉＳＬ丁４１
Ｋｍいて接地され、ｂ。５ＬＴ４＊に対するクロックで
あるＰＨＩ、ＰＨ２、ＰＨ−３（４１ＳＤ）は５ＬＴ４
・ロジックに対する基本タイミングとして働く。５ＬＴ
４・に対するシステムリセットツセミングである５ＹＳ
Ｒ５ＴＳＹＮＣは５ＬＴ４＠リセット期間を同期させる
ように働く。５ＬＴ４・に対するＳＴＲ２は５ＬＴ４・
リセットを５ＬＴ４１機能Ｋｌｊ１期させて５Ｌ７４Ｇ
リセット期間を同期させるように働く。ｌ０Ｃ７４２に
対するメツセージ停止である信号５ＴＲ２（４１ｓ＾）
は、＊＊における状態レットとして働く。Ｉ　ＯＣＴ　
４２に対するりトライ停止である５ＴＲ（４７ｓ＾）は
、終）Ｋおける状態ビットとして働く。１Ｏｃ７４２に
対するデータ遍れで番る５ＴＲＯは、＃ＩｊｌＫｓｌけ
る状騨ビットとして働く。ｌ　ＯＣＴ　４２に対するメ
ツセージ完了であるＭＣ４ＴＳ＾は、Ｉ／Ｉｋｊ＋にお
ける状態ビットとして働く。

動作について説明すると、５ＬＲ３５又は５ＬＴ４・の
各動作は、マクロ３ｓ／４・に対して働くプロセツナＩ
ＧＫよってコマンド制御ブロック（ＣＣＢ　）内に置か
れるコマンドによって決定される。上記コマンド制御ブ
ロック（ＣＣＢ）はメ４９１　ＳのＲＡＭ部から１Ｏｃ
Ｔｓ７又はＩ　０ＣＴ４２へそれぞれ転送され、そして
そこで、信号に！つ”Ｃｌ０ＣＴ／５ＬＲ（＄７／ｌ！
＄）（ン夕７エース又はｌ０ｃＴ／５ＬＴ（４２／４＠
　）インタフェースへ与えられる。メツセージ転送動作
の前に、ＳＬＲ＄５又は５ＬＴ４・の動作モードとして
修飾される場合の多い５Ｌ８３！１内の識別アドレスを
確立しなければならない。メツセージ転送動作に引き絖
いて、５ＬＲ３Ｓ又は５ＬＴ４・は状態情報を１ＯｃＲ
３７又はＪＯＣＴ４２へ戻し、腋１０ｃＲ又はｌ０ｃＴ
は該情報をプ四セッ１１０に対して使用可能にする。

メツセージフォーマットについて説明すると、共用線１
・上の全てのメツ層−２１１１１１１図に示すような共
通のフォーマットを用いる。この７オーマツトは、コマ
ンド制御プルツクにおいてメモリアドレスによって指示
されるメモリ１５１２）ＲＡＭ部内の開始場所にセット
アツプされる。全・の宛先は同報通信メツセージを識別
するために５ＬＲｓｓによって１訳され、共用１１７・
上の全ての５ＬＲ８ＳＫ受値される。情報の資料とし【
、５ＬＴ４・は７個の開始ビットを宛先アドレスバイト
Ｏ先１ｌＩＫ追加し、且つ、ＣＲＣバイトをメツセージ
の最後のバイトの後に付は加える。しかし、上記〇−一
紬ット及びＣＲＣバイトは、メツセージが１ＯｃＲ３７
４０先入れ先出しバッファ（図示せず）へ送られる鮪に
、５ＬＲ３ＳＫよって該メツセージから剥脱される。

プロトコルについてｌｌ＠すると、メツセージの本体内
の情報の構成をプロトコルと呼び、これはＳＬＲとＳＬ
Ｔとのマクロ１５／４・によって指令されるものではな
い。プロトコルはシステムソフトウェアによって定めら
れる。−ガをあげると、プロトコルは、送信ｓ４・が受
信し且つメッセーことを賛求し、また、送信部４０は腋
メツセージを自動的に再送信しなければならない。

コマンドについて説明すると、λつのコマンドは１Ｏｃ
Ｒ３７のみによって認識され、ｌ０ＣＲ／５ＲＬ（３７
／３５）インタフェースに信号を与える。一つのコマン
ドは５Ｌ７４０によって認識される。４つのコマンドが
、第１コ図に示すように、Ｉ　ＯＣＲ＄　７及び１Ｏｃ
Ｔ４２の両方によって用いられる。

１０ＣＲ／５ＬＲ３７／３５コマンドについて説明する
と、受信され九メツセージＣ００ＯＯ）は、宛先又は同
報通信アドレスを有する共用−１０からのメツセージを
５ＬＲ８５に受信させ、そして、１０ｃＲ３７へ１ＯＣ
Ｒ＄７０先入れ先出し／＜　’１ファ（図示せず）へ送
らせる。ロード識別レジスタ（１１０・）Ｋよｊ）、Ｃ
ＣＢを受信したｌにメ篭りにより【指示され良記憶場所
の内容は５ＬＲ３５上の識別アドレスレジスタ１４８・
へ転送される。

１０ｃＴ／ＳＬＴコマンドについて説明すると、送信メ
ツセージＣ０ＩＯ／）により、５ＬＴ４＠は２ｓ６バイ
ト又はそれ以下のメツセージパケットを送信する。この
メツセージパケット拡／個のＣＣＢによって特定するこ
とのできるメツセージである。チェインｃｃｅｏ場合に
は、このコマンドは最後のＣＣＢチェイン内に含まれな
ければならない。送信され良信号メツセージＣ０１００
）によｌ　５ＬＴ４・はチェインＣＣＢによって与えら
れる７個のメツセージパケットデータを送信する。チェ
イニングは正規的１または自動的である。

メモリＩ　５ＯＣ８からのデータはメモリ１Ｓのその酋
の記憶領域からのデータに連続的に追加される。

共通コマンドについて＠明すると、貌出し／先入れ先出
しＣＯＯ／／　）は、バイトの数に、後続のメモリ記憶
場所のＣＣＢメモリアドレスフィールドによってアドレ
ス指定されたｌ０ｃＲ８Ｔの先入れ先出しバッファから
メモリ１ｓの開始記憶場所まで０ＣＣＢバイト針歇を加
えたものを読出す。

バイト内の数が１６又はそれ以下となる（上記先入れ先
出しバッファは１６の記憶場所を含んでいる）場合は、
このバイト数は読出される。バイト計数フィールド内の
数が１６よシも大龜い場合には、先入れ先出しバッファ
内の１６バイトは、特定され九バイト数が上記先入れ先
出しバッファからメモリ１５へ取り去られるまで、一括
して移動させられる。貌出し先入れ先出しコマンドとと
もに上記を用いてメモリからメモリへのブロック転送を
行なうことができる。

書込み先入れ先出しＣＯ／／／）コマンドは、ＣＣＢ計
数フィールドによって特定され九バイトの数を、後続の
メモリ記憶場所内０ＣＣＢメモリアドレスフィールドに
より、メモリ１Ｓ内ＥＬＬＳメモリ記憶場所から、アド
レス指定され＊ｌ０ＣＴ４２の先入れ先出しバッファへ
書込む。バイト計数フィールド内の数が７６又はそれ以
下である場合には、このバイト数が書込１れる。バイト
計数内の数が７６よｐも大きい場合には、データは、特
定され九バイト数がメモリ１ｓからｌ　Ｑ　ＣＴ　４２
内の先入れ先出しバッファへ移動させられるまで、１６
バイト先入れ先出しバッフ７内へ一括して移動させられ
る。貌出し先入れ先出しコマンドとともにこのコマンド
を用いてメモリからメモリへのブロック転送を行なうこ
とができる。

ロードモード（１１１・）コマンドは、ＣＣＢメモリア
ドレスフィールドによって指定され九記憶場所の内容を
、ＩＩ／ＩＩ及び８２図に示す関連の５ＬＲ８ｉ又は５
ＬＴ４・についてＩ！明し九モードレジスタ１５・・／
１５５０にロードする。メ４第１１ＯＲＡＭ記憶場所は
次に示す関連のモードビットを含んでいる。すなわち、
第１に、ビット２位置におけるものである約束モード（
ＳＬＲＩＩＯみ）ニヨ）、５ＬＲ３Ｓｔｉ共用１１７＠
上Ｏ全てＯメツ竜−ジを傍受する。このモードを用い【
、指定し九５ＬＲ３Ｓに記鍮保持の九めに全【のメツセ
ージを蚤求させることができる。ビットがＯの場合には
、５ＬＲ８５はこれにアドレス指定され九メツセージ又
は−報通信メッセージだけを受取る。嬉コに、ピッ）／
位置におけるものである半速度モード（ＳＬＲ３Ｓ及び
５ＬＴ４・０両方）Ｋよル、アドレス指定され７’ｔＳ
ＬＲ３５又は、５ＬＴ４＠は半速度でランする。ビット
が０である峙には、５ＬＲ３Ｓ又は５ＬＴ４０は全遮直
テランする。速度選択は一つのシステムである。

嬉３に、ビットＯ位置におけるものであるバックオフデ
ィスエーブルモード（ＳＬＴ４・のみ）Ｋ！ｊ、５ＬＴ
４０内のバンクオフアルゴリズムはテイスエネーブルさ
れる。バックオフアルボ９ズムがソフトウェアレベルで
与えられている場合には上記の状態が用いられる。この
ビットが０である場合には、バックオフアルゴリズムは
エネーブルされろう 動作なしく／／／／　）コマンドについ”Ｃ＠明すると
、このコマンドは、ＣＣＢの間接フラグとし【最も一般
に用いられているように、動作なしｔ４１定する。

状態について説明すると、５ＬＲ８ｌ及び５ＬＴ４・は
、コマンドによって定められる入出力動作ｏ＊ｐにおい
て１ＯｃＲ３７又は１ＯｃＴ４２を介して状態情報のダ
ビットを復帰させる。上記亭ビットは、第１３図に示す
ように、状態バイトの最下位ニブルに記憶される。この
バイトはプロセッサ１０に対して使用可能である。

状３ｌ−５ＬＴ４＠又ｔｉｓＬＲ３５について説明する
と、データ遅れは受信中のメツセージにおけるデータオ
ーバラン状態を報知する。衝突はメツセージにお叶る衝
突またはノイズの検知を報知する。ＣＲＣエラーは受１
され九メツセージにおけるＣＲＣエラーを報知する。Ｃ
ＲＣ検査はメツセージのａＳにおいて行なわれるから、
状態ビットの存在は全メツセージが受信されたことを意
味するっメツセージＭ）は、完全なメツセージが受信さ
れたことを報知し、１１九、ＣＲＣエラーと関連して、
メツセージふさが）が／に等しいこと、ＯのＣＲＣが典
臘的ａｎｔ示すこと、並びにメツセージ／及びＣＲＣＯ
が異常終ルを示すことというような情況を定める。

状態５ＬＴ４・について説明すると、データ遅れはメツ
（−ジ送１１における一つのビットｔ＊はオーバラン状
態を報知する。ＩＪ　）ライ停止は、バンクオフアルゴ
リズムが無くなってメツセージ送信が停止したことを報
知する。しかし、バックオフがディスエーブルされると
、モードピットは／とな９、状態ビットは常にｌである
。方法停止は、関連の５ＬＲ３５が衝突！良はノイズを
検知しえためにメツセージ送信が５ＬＴ４・によって停
止され九ことを報知する。５ＬＴ４・は送信を再開しよ
うとはしない。次のステップをとるのはソフトウェアに
よる。メツセージ終りは、メツセージが終つ喪ことを報
知し、単一の〇ＣＢ！たはチェインの最後のＣＣＢが完
了し友ことを意味する。

送信が停止すると、終〉メツセージは０となる。

フラグセツティングの下における状１１について説明す
ると、制御フラグ及びｃｃＢのセッテンダは、５ＬＲ８
１及び５ＬＴ４・がアイドル動作が終つ九ときにオンの
ｔｌｌでいるかオフの１１１１でいるかを決定する。フ
ラグの龜合せは、嬉ｌダ閣に示すように、３セツトの状
態に減少する。

無影響状ＷＩＫついて説明すると、ＣＣ８０関振フラグ
が、ｔｙ（ＸＸＸ／）であると、５ＬＲ３Ｓ及び５ＬＴ
４・はオンのままになっており、間接点のメモリアドレ
スであるＣＣＢｔ休止なしに部層する。関１１フラグの
存在は他のフラグの状態をオーバライドする。

ターンオンオアチェインについて説明すると、ＣＣＢが
チェイニングされてないＣ００ＸＯ）場合は、５ＬＲ３
５及び５ＬＴ４＠は入出力動作の農ｐＫおい【ターンオ
フされる。ターンオフチェインについて＠―すると、Ｃ
ＣＢがチェインの正規又は自動のいずれかの一つ＜ｏｉ
ｘｏ、１０ｘＯ。

／／ＫＯ＞で娶る場合には、５ＬＲ８Ｓ及びＳ　ＬＴ４
・は最１ｋＯｃｃＢが感温されるまでオンのままでお）
、そして入出力動作は終る。゛この時に、５ＬＲ３６及
び５ＬＴ４・はターンオフさせられる。異常＃ＩＪＩｏ
九めにチェインが早期に終る場合には、このチェインは
中断されえものとみなされ、５ＬＲ８６及び５ＬＴ４・
はターンオフされる。

バイト計数について＠―すると、５ＬＲ８！Ｉ又は５Ｌ
Ｔ４・内のバイトカウンタｔｉｌｌ・又は１５８５は＝
５６バイトまでの転送を計数することができる。０の初
期バイト計数はＪ５Ａバイトとして翻訳される。５ＬＲ
３５バイト計数について説明すると、メツセージ受信の
ためにＣＣＢ内のバイト計数は一般にＯにセットされ、
これ（より１０ＣＲ８７バイトカウンタ１５１Ｇ１ｋＯ
針歇として初期設定する。メツセージが受信されるＫつ
れて、１ＯｃＲ３７バイトカウンタ１５１０は増加する
。メツセージの＃　ＩＩ　ＫＭいて、バイトカウンタ１
５１＠は受信し九バイト数を食み且つ報知する。５ＬＴ
４０バイト計数についＣ１１９’ｊｆると、メツセージ
送信のためにＣＣＢ内のバイト針数は一般にメッセージ
長及びバイトを示すようにセットされる。メツセージが
送信されるにつれて、１０ｃＴ４２バイトカウンタ１１
８ｓは増加する。

メツセージ送信が完了したときには、バイトカウンタ１
Ｓ＄５はθ計数Ｋｌｌ違している。

識別アドレスについて説明すると、各Ｓ　Ｌ　Ｒ３１は
ｔビット識別アドレスレジスタ１４８・を含む。

このアドレスは、５ＬＲ８ｌへ導かれるメツセージに対
する宛先アドレスの役をなす。該アドレスは、関連の５
ＬＴ４・によって送信されるメツセージに対する原始ア
ドレスで娶る。従って、物理的アドレスについてＩ！―
すると、システムリセットによ）、全てＱＳＬＲ８１の
識別アドレスは全０状１１（ＸＦＦ）Ｋ初期設定される
。これはメモリｌＩＯＲＡＭＩＩＯシステムレベルに食
まれているプログラムまで達し、ｓＬＲ３ｓｌｌ１ｍレ
ジスタ１４８＠１．システムパラメータとして割当てら
れ大該システム内の唯−的のアドレスに初期設定する。

このアドレスはＳＬＲ＄Ｉの物量的アドレスの役をなす
。しかし、これは１濡的に修飾されるか又紘ソフトウェ
アによって修飾される。

典臘的な動作について説−すると、システムをリセット
すると次の状態が得られる。すなわち、１ｇ／に、識別
アドレスはＸＦＦに等しくなる。嬉コに、半速度モード
はθ（金遣ｌｃ）に等しくなる。

第３に１紳東モードはＯ（全てのメッセージヲ受堆らな
い）Ｋ等しくなる。第参に、パツクオ７デ（Ａ　ｘ　−
７’ルモードはＯ（パックオフアルゴリズム不動作）に
等しくなる。典臘的な作動シーケンスは次の通ルである
。ｔなわち、謳ｌに、唯−的の物量的識別アドレスをロ
ードする。第一九、受信の丸めにモードピット、約束モ
ード！喪は中速［ＪＥニードをロードする。第３に、送
信の九めにモードピット、バックオフディスエーブルモ
ードまたは半速度モードをロードする。第参に、メツセ
ージを受信するように５ＬＲ３ＳＫ指令し、これをター
ンオンして共用−１・をモニタさせる。纂！に、ｌが使
用可能な時に、メツセージを送信するようＫＳＬ７４０
に指令する。第ふに、メツセージの受信又は送信が終り
九時に、状態バイトを貌出し、そしてこれを解析し曵そ
の次のコマンドを決める。

プログラミングに関し【は、上述についての例を典麗的
な動作形式で次Ｋｌ！明する。

バンクオアアルゴリズムｌ５ＡＳＫついては、ＣＣＢＦ
ｉｊｌｌｌ／５ＩＩＫ示すように記憶場所ＸＡＯＩＪに
予め設定されているものとし、５ＬＴ４・は１０ＣＴ４
２に接続されるものとする。

約束モードについては、５ＬＲ３Ｓ内のエネーブル／デ
ィスエーブル約束モードを想定する。この飼においては
、記憶場所ｘ２・・が添字コ付きｏｏｏｏｏｉｏｏ　　
を含んでいること以外は上記と同じで娶る。

メツセージ送＠につい【は、割）込みフラグセットを有
するダパイトメッセージの簡単なメツセージ送信ｔｍ定
する。ｆ九、ＣＣＢは記憶場所×１０・に予め設定され
ているものとする。ｊ！にを大、メツセージは記憶場所
ｘ２・・に記憶されるものとする。纂１６＾■及び蕗／
４Ｂ図に示すように宛先アドレスはｘ＠２でＴｏ）、原
始アドレスはＸ・１でＴｏ）、５ＬＴ４・は−０ＣＴ４
２に接続される。

Ｉｌｌされ喪メツセージについては、簡単なメツセージ
受信の九めに、最大サイズで参るが特定の大容量サイズ
で参るというサイズをソフトウェアが知っているという
割込み４１−を用いる。また、５ＬＲ８ｉが記憶場所２
・・においてＩ　ＯＣＲ＠　Ｉ　Ｋｍ！ＩＩされること
以外は上記と同じで参る状に大きいメツセージバッファ
の一部アドレスであるとする。

メツセージ送信につい【は、チェイニング及び割込み特
徴を用いるメツセージ送信のガを示す。

１喪、このガに対しては、メツセージはＳｌユバイトの
長さで１１１、且つチェイニングされるぺ龜ものとする
。ｔた、ＣＣＢは記憶場所ＸＩＱ＠においてソフトウェ
アによつ【予め設定されてお）、メツセージは、”落１
ｔｒｉｔｔに示すように、記憶場所ｘ２・Ｏで始まるメ
モリ１％の隣接メモＶに記憶されるものとする。

リングバッファについ【は、到来メツセージを受信する
ための簡単なリンクル・ツ７アを作るガを、嬉ｌ？図に
、メモリ１５の＊ｉｉ領域に示す。

送信メツセージチェインについては、送信メツセージ晟
び送信セグメント化メッセージコマンドを用いるメツセ
ージ送信のＳｔ示す。３５６バイトメツセージを正規チ
ェイニングを用いて送信する。ＣＣＢは記憶場所ＸＩＱ
＠においてソフトウェアによって予め、設定されてオ）
、メツセージは、ｌＩコｏｒｉａに示すように、記憶場
所Ｘ２０・で始まるメモリ１ｓの隣接メモリに記憶され
るものとする。

送信メツセージ自動チェインについては、これは上述の
ガと類似のものであるが、ｇコｌｌａに示すように＊＊
チェイニングを用いる。

書込み／Ｉ！出し先入れ先出しについては、これは書込
み及び続出し先入れ、先出しコマンドを用いて１１バイ
トのデータを記憶場所ｘ２・Ｏからｘｓｅ・へ移動さ−
１４４０と？４．ｆ＆、ＣＣＢを、第一コＩＩＫ示すよ
うに、記憶場所ｘ１・・に位置させるものとする。

第１Ａ図及び第１Ｂ図に概略を示し、第２３八図及び１
ｊＬλ３図に詳細に示すＬＳＴ４０制御ロジック１６０
０について説明すると、該ロジックにデＯグアＡｌ＊埋
７レイ（ＰＬＡ）１６０Ｌ　　シフト（Ｓ＞レジスタ１
６１０及びＣＯＬ／ＣＡＲモジュール１６１５を含む。

ＰＬＡ１６０５は、Ｓレジスタ１６１０からの路線の組
１６２０上の５〇−３及び５０−　：Ｓ’の諸信号並び
にＣ０Ｌ−ＣＡＲモジュール１６１５からの路線の組１
６２５土のＣＡ　Ｒ／ＣＯＬ及びＣＡ　Ｒ／　ＣＯＬ’
の諸信号を内部に含む入力な゛受信するように働く。Ｓ
ＬＴ制御ロジック１６００に対する外部入力は、ＴＧＲ
モジュールすなわちタグモジュールＩ　５２５Ａ（これ
は０８１５２５の一部である）からの路線の組１６３０
上のＴＧＲＶＳ、丁ＧＲＶＤＳＴＧＲＶＥ％ＴＧＲＶＳ
’、ＴＧＲＶＤ’及びＴ　Ｇ　ＲＶ　Ｅ’　（Ｄ諸信号
、バイトカウンタ１５８５からの路線の組１６３５上の
５ｙｃｏないしＢＹＣ２及び０′２′の諸信号、ピント
リングカウンタ１６４５からの路線の組１６４０上のＢ
ＲＣ７及び８　ＲＣＴ’の諸信号、パツクオフアルゴリ
ズムロジック１５４５からの路線の組１６５０上のＢＯ
ＴＯ及びＢ　ＯＴ　Ｏ’の賭信号、先入れ先出しインタ
フェース制御部１５３５からの路線の組１６５５上のＯ
ＢＦ及び０８Ｆ’の諸８号、パンクオフアルゴリズムロ
ジック１５４５からの路線の組１６５０上のＣ０ＬＯＦ
及びＣ０ＬＯＦ’の諸信号、ＭＣ１５５０からの路線の
１１１６６５上のＢＯＤ及びｅ　ｏ　ｏ’の緒信号、並
びにマクロ１５Ｔ５からの路線の組１６ＴＯ上のＯＮ信
号を含む、ＰＬ＾１６０５に対しては、作動的内部出力
はＳレジスタ１６１０への路線ノ組１６Ｔ５上のＳＳＯ
ないしＳＳＳを含む。ＰＬＡ１６０５に対する外部出力
、作動的内部出力は、位相エンコーダ１ｓ３０への路線
の［１６８０上のＤ　Ｉ　ＳＰＥ／ＳＥＴ　ＪＬ／ＣＲ
ＣＥＮ／ＥＮＰＥ信号、５ＴＲ１６９０への路線の組１
６８２上のＭＡＳＴＲ’／ＲＡＳＴＲ’／ＤＬＳＴＲ’
　、状態レジスタまたはＭＣ１５５０への路線の組１６
８５上のＳＥＴＭＣ’／ＬＤＲＩ’、５ＲＩ（１５２０
−２）及び５Ｒ２（１５２０−１）への路線の組１６９
５上のＬ　Ｄ　Ｒ１’及びＬＤＲ２’、ＳＲ＄（１５２
Ｇ−３）への路線の組１７０Ｇ上（２）ＥＮＰＥ’／Ｌ
Ｒ２ＳＲ’／ＣＯＲ５Ｔ’、ＦＩＦＯインタフェース制
御部１５３５への路線の組１Ｔ０５上のＲ５ＴＯ８Ｆ’
、ＣＲＣジェネレータ１５４０への路線の組１Ｔ１０上
のＲＳＴＣＲＣ。

パンクオフアルゴリズムロジック１５４５への路線のｆ
ｆ１Ｉ　Ｔ　１５上のＥＮＢＯ’、パックオフアルゴリ
ズムロジック１５４５への路線の組１Ｔ１５上のＩＮｃ
ｃｃ’及びＣＯＲ５Ｔ’、バイトカウンタ１５８５への
路線の組１Ｔ２５上のＩＮｃＢＹｃ’及びＲＳＴＢＹＣ
’、並びにピントリングカウンタ１６４５への路線の組
１１３０上のＲ５ＴＢＲＣ’に対する路線の組１６Ｔ５
上のｓ　ｓ　ｏ−ａを含む。

纂コ３へ図ないし第ＪＪＤ図において、１印は＋５ボル
ト電源のためのプルアップトランジスタを示し、１はイ
ンバータを示す。

第１図及び＠λ３八図へ概略を示し、纂Ｊｊ図に詳細に
示すＳＬＴ制御ロジック１６００は、ダつのＳＬＴレジ
スタを有するＳレジスタ１６１０を含んでおシ、上記Ｓ
ＬＴレジスタは、５５０−３により路線の組１６Ｔ５上
でＰＬ＾１６０５から並列に入力され、また５０−２に
よ〕ラインの組１６２０上でＰＬＡ１ＳＯ５へ並列に出
力されるようになっている。リセットは、５ＬＲＴＲ５
Ｔモジユールすなわちリセットロジック１５１０からの
路＄１１ＦＢ５上の５ＬＴＲＲ５Ｔ’　　によって行な
われる。

第１図及びｇλＪ＾図に継路を示し、１ｌｌＫ３７Ｂ図
に詳細に示すＳＬＴ制御ロジック１６００はＣＯＬ／Ｃ
ＡＲ論履モジュール１６１５を含んでおシ、該モジュー
ルは、５ＬＲ３５からの路線の組１７４０上でＥ　Ｎ　
Ｆ’及びＥＲＲの諸入力信号、並びＫＰＬ＾１６０５へ
の路線の組１６２５上でＣＡＲ及びＣ０Ｌ（Ｄ諸出力信
号を有するように働く。

位相１ないし３の諸信号が５ｃｃｓのクロックジェネレ
ータ（ＣＬに）８５から／ｆス４８５Ｄ上で受信される
。ま７ｊ、Ｔｌ−２及びＴ　１−２’の諸信号がタイミ
ングジェネレータ１５６０からの路線の組１１４５上で
受信される。以下の説明におけるこれらの使用は通例的
のものであるから、その詳細な説明は省くが、図には示
しておく。

１１１図及び９２１７図に示すピントリングカウンタ１
６４５は直列接続され九多重シフトラップ転送（ＳＬＴ
）レジスタを含んでおり、これはレジスタは、位相エン
コーダ１５３０からの路線の組ＩＴ５０上のＥ　Ｎ　Ｄ
　Ｙ’から５１１ｍ埋入力、並びに、制御ロジック１６
００からの路線の組１Ｔ３０上のＲＳＴＢＲＣ’及び５
ＬＴＲＲＳＴモジユール１５７０からのラインの組１７
２５上の５ＬＴＲＲ５Ｔ’からＳ２瞼理入力を受入ける
。Ｑ出力は否定和処理され、制御ロジック１６００への
路線の組１６４０上にＢＰＯ４としてデンシュデル出力
される。図において、記号ＰＰはシンシュデル増中器を
示す。

第１図及び第２５図に示すバイトカウンタ１５８５は直
列接続され友多重ＳＬＴレジスタを含んでおり、該レジ
スタは、制御ロジック１６００からの路線の組１Ｔ２５
上で１ＮＣＢＹＣ’としての５１論理入力、並びに、制
御ロジック１６００からの路線の組１Ｔ２５上のＲＳＴ
８ＹＣ’及び位相エンコ−ダ１５３０からｏ路線Ｏ組１
７２５　上０５ＬＴＲＲ３Ｔ’からの５２論塩入方を受
入れる。Ｑ出方は、各ステージにおいて、路線の組１６
３５上の信号８ＹＣＯ−２とシー”ｃｍｍＱ　シｙｌ　
１６００ヘプツシユプル出力される。

１１１７ｇ１に概略を示し、第一６＾図に詳細に示すパ
ンクオフアルゴリズムロジック１５４５について説明す
ると、フリーランニングカウンタ１１５５が設けられて
おシ、該カウンタは、５ＬＴＲＲＳＴモジユール１５１
ｏからの５ＬＴＲＲ３Ｔ’−理大刀及びカウントダウン
カウンタＩＴ６５への路線の組１７６０上のＦＲＣＱＸ
’出カを有す。また、５ＬＴＲＲ５Ｔ　モジュール１５
７ｏからの論理入力５ＬＴＲＲ５Ｔ及びカウントダウン
カウンタＩＴ６５への路４１１７７５上の出力ＣＤＣＣ
Ｌに信号を有するカウントダウンクロック１７７０が設
けられている。更にまた、衝突カウンタ１７８ｏが設け
られてお夕、該カウンタは、制御ロジック１６００から
の路線の組１Ｔ１５上で論理入力ＣＯＲ５Ｔ’及びＩＮ
ＣＣＣ′、並びＫＳＬＴＲＲ５Ｔ　モジュール１５１０
からの路線の組１１２５上で５ＬＴＲＲＳＴ’を受入れ
、ＣＣＱＸ′とじて路線の組１１８５上でカウントダウ
ンカウンタ１７６５へ、並びにＣ０ＬＯＦ及びＣ０ＬＯ
Ｆ’　　Ｏ時信号とシテ＃６１ＩＩＯ組１６５０上で制
御ロジック１６００へ出力する。

カウントダウン力９ン夕１Ｔ６５はま几、路線の組１１
１５上のｉ＊ｍ入力信号ＤＩＳＢＯ’及びＥ　Ｎ　Ｂ　
Ｏ’並びに５ＬＴＲＲＳＴ　　モジュール゛１５ＴＯか
らの路線の組１７２５上の５ＬＴＲＲ３Ｔ’を受入れ、
路線の組１６５０上でＢＯＴＯ及びＢＯＴＯ’の時信号
として制御ロジック１６００へｗＩｆｆｉ的に出力する
。

第、２６図及び第コロへ図に示すバックオファリボリズ
ムロジック（ＢＯＡＬ）１５４５のカウントダウンラフ
ロック１７７０は直列接続された多重ＳＬＴレジスタを
含んでおシ、該レジスタは、５ＬＴＲＲ６Ｔ　モジュー
ル１５７０がらの路線ノ組１Ｔ２５上の５ＬＴＲＲＳＴ
’信号によって与えられるＳ／及びＳ−の諸論理入力を
有し、ＣＤＣＣＬＬＩ’信号として路線の組１７γ５上
でパックオファリボリズム（ＢＯＡＬ）１５４５内のカ
ウントダウンカウンタ１１６５へ論理的に出力するよう
になっている。

Ｗ４−６Ａ図及び第コク図に示すＢＯＡＬ１５４５の衝
突カウンタ１Ｔ８０は直列接続され友多重ＳＬＴレジス
タを含んでおり、該レジスタは、制御１１１ｏシツク１
６００からの路線の組１Ｔ１５上のＩＮＣＣＣ’　信号
からｓｔｍ理入力を、並びに、制御ロジック１６００及
び５ＬＴＲＲ３Ｔ　モジュール１５１０からの路線の組
１１１５及びＩＴ２５上Ｃ）ＣＯＲＳＴ’及び５ＬＴＲ
Ｒ９Ｔ’　の時信号から５２論壇入力をそれぞれ受入れ
、そして、ＣＣＱＴ′信号として路線の組１７８０上で
カウントダウンカウンタ１Ｔ６５へ、及び、その否定と
して、Ｃ０ＬＯＦ信号として路線の組１６５０上で制御
ロジック１６００へ論理的に出力する。

ＢＯ＾Ｌ１５４Ｓのカウントダウンカウンタは直列接続
され友多重ＳＬＴレジスタを含んでおり、腋レジスタは
、衝突カウンタ１７８０からの路線の組１７８５上のＣ
ＣＱＯ７及び０ないしＴの時信号としての、及びフリー
ランニングカウンタ１１５５からのラインの組１１６０
上のＥＲＣＱＯないしＦＲＣＱ７及び０ないし７の時信
号としての０１論理入力、制御ロジック１６００からの
路線の組１Ｔ１５上（７）ＥＮＢＯ’信号から１７）Ｓ
、１ｍ論理入力並びに、カウントダウンフロント１７７
０からの路線の組１１Ｔ５上のＣＤＣＣＬに信号、制御
ロジック１６００からの路線の組１Ｔ１５上のＤＩＳ８
０’及びＥＮ８０’Ｏ諸信号、及びＳ　Ｌ　ＴＲＲ５Ｔ
モジュール１５７０からＯ路！１７２５上Ｃ）ＳＬＴＲ
Ｒ５Ｔ“信号からのｓ２論理入方を受入れる。

カウンタ冒ｉ５は、ＢＯＴＯ信号として路線の組１６５
０上で制御ロジック１６０Ｇへ論理的に出力するように
なっている。

フリーランニングカウンタ１Ｔ５５は、第を図及びＩＮ
、）７図に示すように、直列接続された多重ＳＬＴレジ
スタを含んでおり、該レジスタは、端子Ｓ１及びＳ　２
１ｃオいて、５ＬＴＲＲＳＴ％ジュール１５７０からの
路線の組１Ｔ２５上テ５ＬＴＲＲＳＴ’信号を論理的に
大刀し、Ｑ端子がらＦＲＣＱＱないしＦＲＣＱ７信号と
してカウントダウンカウンタＩＴ６５へ論理的に出方す
るようになっている。

ＣＲＣジェネレータ１５４０は、第参図及び第２９図に
示すように、直列接続された多重ＳＬＴレジスタを含ん
でおシ、該レジスタは、Ｓ１端子において位相エンコー
ダ１５３０からの路線の組ＩＴ５０上のＥＮＤＹ’信号
を、並びＫＳ５２端子において、制御ロジック１６００
からの路線の組１７１０土のＲ５ＴＣＲＣ’信号、５Ｌ
ＴＲＲ５Ｔモジユール１５１０からの路［１７２５上の
５ＬＴＲＲ３Ｔ’僅号、ＳＲ３１５２０−３からの路線
の組ＩＴ９０上のＳＲＱ信号、及び位相エンコーダ１５
３０からの路線の組１１Ｔ５上のＥＮＣＲＣＮＣ上論理
的に入力するようになっており、ま友、ＣＲ，ＣＤ信号
として路線の組１８００上で位相エンコーダ１５３０へ
論理的に出力するようになってい゛る。

先入れ先出しインタフェース制御弁１５３５は、９１図
及び纂３０図に示すように、多重ＳＬＴレジスタを含ん
でお９、纂ｌの５ＬＴ１８０５−１及び１８０５−２　
　は、端子５１において、１ＯｃＴ４２からの路線の組
４６０上のＦ　Ｉ　ＦＯＥ信号及びＯＮモジール１５１
５からの路線の組１ＧＴＯ上のＯＮ信号を含む論理入力
を受入れ、Ｓ３−理入力端子において５ＬＴＲＲ５Ｔ’
信号の１１１理入力を受入れるようになっており、ＦＩ
ＦＯＲＤ信号を路線の組４６０Ａ上で１Ｏｃ７４２へ、
及びＦ　Ｉ　ＦＯＲＤＴ信号を路線の組１８１０上で０
Ｂ１５２５及びＴＧＲ１５２５Ａ　へ出力するようにな
っており、５Ｌ７１８０５−３は、制御ロジック１６０
０からの路線の組１１９５上の論理５１人入力５ＴＯＢ
Ｆ’信号、ＳＬ７１８０５−２からのＳ１論理入力を受
入れ、ＯＢＦ信号を路線１５５５上で制御ロジック１６
００へ論理的に出力するようになっている。ＳＬＴレジ
スタ１８１５−１ないし１８１５−３は直列接続され、
ＥＮＤＹ’として路線１１５０上で５Ｒ３（１５２０−
３）、ＣＲＣジェネレータ１５４０及びピットリングカ
ウンタ１６４５へ論理的に出力するようになっている。

ＳＬＴレジスタ１１１１　Ｓ−４はＥＮＣＲＣＮＣ上し
て路線１Ｔ９５上でＣＲＣジェネレータ１５４０へ論理
的に出力するようＫなっている。

ＭＣモジュール１５５０について説明すると、纂１図及
び＠３３Ａ図に示すように、ＳＬＴレジスタが、制御ロ
ジック１６００からの路線１６８５上のＳＥＴＭＣ信号
からの５１論理入力、路１ｉ１７２５上の５ＬＴＲＲ３
Ｔ’信号からのＳ２論壇入力、制御ロジック１６００か
らの路線１６８５上のＬＤＲ１’信号からの５３論理入
力を受入れ、ＭＣ信号として路線４７５Ａ上で＋ｏＣＴ
４２へ論理的に出力するようになっている。

ＳＴＲモジュール１６ＳＯについて説明すると、纂１図
及び第３３８図に示すように、該モジュールは多重の直
列接続され友ＳＬＴレジスタ１８２０−１ないし１８２
Ｇ−３を含んでおり、該レジスタは、Ｓ　Ｌ　７１８２
０−１　　に対しては信号ＤＬＳＴＲ’からの、５ＬＴ
１１１２０−２に対しては一号ＲＡＳＴＲ’からの、５
ＬＴ１８２０−３　　に対しては信号ＭＡＳＴＲ’から
の５１論理入力を含み、これら信号はいずれも制御ロジ
ック１６００からの路線の組１６８２上にあり、更に、
路線の組１Ｔ２５上の信号５ＬＴＲＲＳＴ’からの８２
論理入力を含み、信号５ＴＲＯないし５ＴＲ２として路
線の組４７５Ａ上でそれぞれｌ０ｃＴ　　４２へ論理的
に出力するようになっている。

多重ＳＬＴを並列に有するＯＢレジスタ１５２５につい
て説明すると、第１図及び第３ダ図に示すように、該レ
ジスタは、１ＯｃＴ４２からの路線の組４００上のＦＲ
ＤＯないしＦＲＤ　Ｔの諸信号によるＤ１人力を党入れ
、先入れ先出しインタフェース制御部１５３５からの路
線の組１８１ｏ上のＦＩＦＯＲＤＴ’信号によって５１
がサンプリングされる時に０ＢＱＯ７信号として路線の
組１８２ｏ上で５Ｒ３（１５２０−３）、５Ｒ２（１５
２０−１）及びＳＲ１（１５２０−２）　　へ出力する
ようになっている。

第１図及び第３ダ図に示すように多重ＳＬＴを並列に有
するＳＲ１レジスタ１５２０−２について説明すると、
該レジスタは、０８１５２５から０ＢＱＯないし０ＢＱ
７の諸信号をその０１入力端子において受入れ、制御ロ
ジック１６００からの路線の組１６９５上のＬＤＲ１’
信号から５１人力を受入ｎた後にＲＩＱＯないしＲＩＱ
７の諸信号として路線の組１８２５上でＳ　Ｒ３（１５
２０−３）へ出力するようになっている。

１ｍ／図及び＠３グーに示すように多重ＳＬＴを並列に
有するＳＲ２レジスタ１６２０−１　について説明する
と、該レジスタは、０ＢＩＳ２Ｓからの０ＢＱＯないＬ
ＯＢＱ７の語信号をそのＤ１入力端子において受入れ、
制御ロジック１６００からの路線の組１６９５上のＬＤ
Ｒ２’信号から５１人力を受入れ友後にＲ２ＱＱないし
Ｒ２Ｏ３の語信号として路線の組１８３０上で５Ｒ３（
１５２０−３）へ出力するようになっている。

第１図及び第３ダ図に示すように並列入力直列出力の几
めの多重ＳＬＴを有するＳＲ３レジスタ（１５２０−３
）について説明すると、該レジスタは、０８１５２５　
　からの路線の組１８２０上の０ＢＱＯ’ないし０ＢＱ
７の語信号、５ＲＩ（１５２Ｇ−２）からの路線の組１
８２５上のＲＩＱＯないしＲＩＱ７の語信号、５Ｒ２（
１５２Ｇ−１）からの路線の組１８３０上のＲ２ＱＯな
いしＲ２Ｏ３の語信号を受入れ、ＳＲＱとしてラインの
組ＩＴ９０上でＣＲＣジェネレータ１５４０及び位相エ
ンコーダ１５３０へ出力するようになっている。この出
力が行なわれるのは、制御ロジック１６００からの路線
の組１Ｔ００上のＬＲ２ＳＲ’信号による５１人力、制
御ロジック１６００からの路線の組１Ｔ５０上のＥＮＰ
Ｅ’ＮＰＥ上る５２人力、及び制御ロジック１６００か
らの路線の組１１００上のＣＯＲ５Ｔ＃、ＬＲ２ＳＲ’
及びＬＯＢＳＲ’の語信号による５４人力を含む論理人
力によって、上記出力を行なうように制御された時であ
る。

機能的には０８１５２５の一部であるＴＧＲレジスタ１
５２５＾　について説明すると、９７図及び＃！３りＡ
図に示すように、該レジスタはｌ対の並列ＳＬＴを有し
ておシ、１ＯｃＴ４２　　からの絡−の組４００上のＦ
ＲＤＴＡＧＯ及びＦＲＤＴＡＧＩの語信号による０１人
力を受入れ、ＴＧＲＶε、ＴＧＲＶＯｌＴＧＲＶＳ　Ｃ
）Ｈ信号として路線の組１５３０で制御ロジツク１６０
０へ論理的に出力するようになっている。この出力が行
なわれるのは、５１入力端子において先入れ先出しイン
タフェース制御部１５３５からの路線の組１８１０上の
Ｆ　Ｉ　ＦＯＲＤＴ“信号によって、上記出力を行なう
ように制御された時である。

ｌ対の並列ＳＬＴを有するＣＯＬ／ＣＡＲモジュール１
６１Ｓについて説明すると、ＩＩ１図及び第３７Ｂ図に
示すように、路線の組１１４０上のＥＮＤＦ’及びＥＲ
Ｒの諸入力は５ＬＲａＳから受入れられ、出力すべきと
クロックされた時にＣＡＲ及びＣＯＬとして路線の組１
６２Ｓ上で制御ロジック１６００へ論理的に出力される
。

タイミングジェネレータモジュール１５６０について説
明すると、纂１図及び纂ＪＳ図に示すように、パス４８
５Ｄからの０１及びＣ２の諸クロック信号が多重ＳＬＴ
レジスタへ論理的に入力し、５Ｌ７４０での使用の友め
のＴ１、Ｔ′及びＴ２の諸クロック信号を発生するよう
に働く。

ＰＬ＾マトリックスを有するＩＯｃ制御バスデコード部
１５６５について説明すると、第１図及びＩＩ３９ｗＪ
Ｋ示ｆようＫ　、Ｋｌ　ｆ　’　　）”　部ハ、ｌ　０
ＣＴ４２からのパス４８５０上のＮＴ１及びＮＴ２．１
００Ｔ４２　　からのパス４８５ＦＤ上のＡＣＴｌない
しＡＣＴ７．ｌ０ＣＴ　４２からのパス４００上のＤＢ
Ｓ、及び１ＯｃＴ４２からのパス４８５Ｂ上の５ＹＳＲ
３ＴＳＹＮＣを含む入力を有し、ＭＲモジュール１５５
５の路線の組１８３５上のＬＤＭＲ’及びＲ５ＴＭＲ’
の語信号、５ＬＴＲＲＳＴモジユール１５ＴＯへの路線
の組１８４０上の５ＥＴＯＮ’及びＣＬＲＯＮ’の語信
号、ＯＮモジュール１５Ｔ５への路線の組１８４５上の
５ＥＴＲＳＴ’及びＣＯＲ５Ｔ＃の語信号として出力す
るようになっている。

ＳＬＲ制御ロジック１４８０の纂ｌのＰＬＡ及びＰＬＡ
−Ａ　　１４５５Ａについて説明すると、第２図及び第
４ｔ／Ａ図に概略を示し、第ダ７Ｂ−／図及び第１Ｉ／
８−１図に詳細に示すように、該ＰＬ＾及びＰＬＡ−Ａ
は、ＯＮモジュール１５１５からの路線の組１８５０上
のＯＮ信号、コビットタグレジスタ（ＴＧＲ）１４４５
Ａからの路線の組１８５５上のＭ　Ｐ’倍信号先入れ先
出しインタフェース制御部１４９５からの路線の組１８
６０上のＩＢビ′信号、ビットリングカウンタ１８ＴＯ
からの路線の組１８６５上のＢＲＣ３信号、制御ロジッ
ク１４８０の５ＡＳＢＳＴＦレジスタ１８８０からの路
線の組１８１５上のＳＯ’、Ｓ１’、Ｓ２’の時信号、
バイトカウンタ１５８０からの路線の組１８８５上のＢ
ＹＣＯないしＢＹＣ２の時信号、アドレス認識５（ＡＲ
）１４１０からの路線の組１８１１０土のへＭ′信号、
ＣＲＣチェッカ１４１５からの路線の組１８９５上のＣ
ＲＣＱ＠号、データシンクロナイザ１４４０からの路線
の組１９００上の５ＦＥＮ信号、位相デコーダ１４３５
からの路線の組１９０５上のＣＯＬ及びＣＡＲの時信号
を含む入力を受入れ、制御ロジック１４９０の５ＡＳＢ
ＳＴＦ　　１８８０への路線の組１９１０上のＳＳ　Ｏ
’７１いＬ　Ｓ　Ｓ　２’、５ＥＴＣＯＬＦ、５ＥＴＤ
ＬＦ　　１ＳＥＴＣＲＣＦ’の時信号、ＩＢ　　１４４
５への路線の組１９１５上の５Ｒ３１Ｂ−信号、先入れ
先出しインターフェース制御部１４９５への路線の組１
ｓ２０上のＳＥＴ　Ｉ　ＢＦ’信号、ノ々イトカクンタ
１５９０への路線の組１９２５上のＩＮｃＢＹｃ’信号
、ＴＧＲレジスタ１４４５Ａへの路線の組１９３０上Ｃ
）ＶＳＴＧＲ’及びＥＮＤＴＧＲ’及びＶＤＴＧＲ’の
時信号、ビットリングカウンタ１８７０及びＣＲＣテエ
ンカ１４１５への路線の組１９３５上のＣ０ＲＳＴ’信
号、ＡＲ１４ＬＯへの路線の組１９４０上のＳＲＩ　Ａ
Ｒ’信号を含む出力を発生するようになっている。

ＳＬＲ制御ロジック１４９０Ｃ纂コのＰＬＡ及びＰＬＡ
−８１４５５８について説明すると、第１図及び第４Ｚ
／Ａ図に概略を示し、ｔｓ亭／Ｃ図に詳細に示すように
、該ＰＬＡ及びＰＬＡ−８は、先入れ先出しインタフェ
ース制御！４１ｓ１４ｓｓからの路線の組１８６０上の
ＩＢＦ’信号、ＴＧＲレジスタ１４４５Ａからの路線０
組１８５５上のＭＰ’信号、制御ロジック１４９０の５
ＡＳＢＳＴＦ　１８８０からの路線の組上のＳ８０′、
ＳＢＩ’、ＣＲＣＦ％ＤＬＦ及びＣ０ＬＦ　　の時信号
を含む入力を受入れ、１８１４４５への路線の組１９１
５上のＣＲＣＩ　Ｂ’、Ｃ０ＬＩＢ’及びＤＬＩＢ’　
の時信号、制御ロジックの５ＡＳ８ＳＴＦ　　１８８０
からの路線の組１９１０上の５ＳＢＯ’及び５ＳＢ１’
の時信号を含む出力を発生じ、ＩＢ　　１４４５への路
線の組１９１５上のＣ０ＬＩＢ’、Ｃ０ＬＩＢ’及びＤ
ＬＩＢ’の＃Ｉ傷信号制御ロジック１４９０の５ＡＳ８
ＳＴＦ　　１８８Ｇからの路線の組１９１０上の５ｓｓ
ｏ’及び５ＳＢ１’の時信号、ＴＧＲ１４４５Ａへの路
線の組１９３０及びＩＢ　　１４４５　への路線の組１
９１５上のＲ６ＴＭＰ’信号、ＴＧＲ１４４ＳＡへの路
線６組１８３０、ｌＢ１４４５への路線の組１９１５．
５ＡＳＢＳＴＦ　１８８０への路線の！ａｉ１９１０及
び先入れ先出しインタフェース制御ロジック１４９５へ
の路線の組１９２０上の５ＴＴＧＲ’信号を含む出力を
発生するようになっている。

５ＬＲｉｌｌＪ１１ロジツク１４９０内の５ＡＳＢＳＴ
Ｒレジスタモジユール１８８０について説明すると、該
モジュールはＳＡモジュール１９５０、ＳＢモジュール
１９５５及びＳＴＦモジュール１９６０を有す、多重Ｓ
ＬＴレジスタを有するＳＡモジュール１９５０は、票ｌ
のＰＬＡ　　、１４５５＾からの路線の組１９１０のＤ
１入力端子においてｓｓｏ’ないしＳＳ２’を有し、Ｓ
Ｏ２ないしＳ　２’の時信号として路線の組１８Ｔ５上
で第一のＰＬＡ　１４５５Ｂへ出力するようになってい
る。多重ＳＬＴを有するＳＢモジュール１９５５は、第
一のＰＬＡ　１４５５Ｂからの路線の組１９１ｏ上の５
ＳＢＱ’及び５ＳＢＩ’からのＤ１人力を有し、Ｓ８０
′及び３８１′の時信号として路線の組１９４５上で纂
、２　ノＰＬＡ　１４５５Ｂへ出力するようになってい
る。多重接続されたＳＬＴを有する上記ＳＴＦモジュー
ルは、第１ノＰＬＡ　　１４５５Ａからノ路線（０組１
９１　Ｇ上Ｃｌ５ＥＴＤＬＦ”、５ＥＴＣＲＣＦ’及び
５ＥＴＣＯＬＦ’の時信号を端子Ｓ１において入力し、
且つ、第一のＰＬＡ　　１４５５Ｂからの路線）組１９
１Ｇ上の５ＴＧＲ’信号を端子Ｓ２において入力Ｌ、Ｃ
０ＬＦ。

ＣＲＣＦ及びＤＬＦの時信号として路線の組１９４５上
で第一のＰＬｐ　１４５５Ｂへ出力するようになってい
る。

アドレス識別（ＡＲ）レジスタ１４１ｏについて説明す
ると、第２図、１７４　ｌＩ＊　Ａ図及び１１４９２８
図に示すように、多重並列ＳＬＴが、制御ロジック１４
９０からの路線＋７）［１９４０上）Ｓ　Ｒ１、ＡＲ’
の賭信号を端子Ｓ１において論理的に入力し、ＣＲＣチ
ェッカ１４Ｔ５からの路線の組１９６５上のＭＲ５７１
信号を端子Ｓ２において論理的に入力し、５Ｒ１（１４
３０−１）からの路線の組１９１０上のＳＲ１’、４０
ないし５ＲＩＱｒの諸信号を端子０１において一塩的に
入力し、Ｑ及びＱ′の諸出力端子においてＡＲＯないし
ＡＲＴの諸信号を比較モジュール１４８５の論理回路網
への路線の組１９Ｔ５上に発生するようになっている。

多重並列ＳＬＴを有する上記識別レジスタ（ＩＤＲ）は
、ｌ０ｃＲ３１からの路線の組４００上のＤＢＯないし
ＤＢ７の諸信号を端子Ｄ１において入力し、ｌ０ＣＲ制
御バスデコ一ド部１５１０からの路線の組１９８０のＬ
ＤＩＯ’及びＲ５ＴＭＲ’の緒信号からの論理入力を端
子Ｓ１及びＳ２において入力し、Ｑ及びＱ′の諸出力端
子において＋００ないしＩＤ７の諸信号を比較レジスタ
１４８５への路線の組１９８５上に発生するようになっ
ている。上記比較レジスタは、＾Ｒ１４７Ｇからの路線
の組１９ＴＯ上のＡＲＯないしＡＲＴの諸信号、ＩＤレ
ジスタ１４８０からの路線の組１９８５上の１０（）な
いしＩＤ７諸信号、及びＭＲ１５０Ｇからの路線の組１
９９゜上のＰＭ信号を一塩的に否足相入カし、へＭ′信
号を制御ロジック１４９ｏへの路線の組１８９ｏ上に発
生するようになっている。

多重直列接続ＳＬＴレジスタを有するピットリングカウ
ンタ１８１０について説明すると、該レジスタは、ＣＲ
Ｃチェッカ１４Ｔ５からの路線のａｌｌＩ６ｓ上のＭＲ
５Ｔ１信号からの端子８３における論理入力、制御ロジ
ック１４９０からの路−０組１ｓ３５上のＣＯＲ５Ｔ／
信号及びデータシンクロナイデ１４４０からの路線の組
１９００上の５ＦＥＮ’信号からの端子ＳＩＫおける論
理入力、データシンクロナイデ１４４０からの路線の組
１９００上の５ＦＥＮ’信号からの端子Ｓ２における論
理入力を含み、ＢＲＣ３出力信号を路線の組１８６５上
で制御ロジック１４９０へ発生するようになっている。

バイトカウンタ１５９０について説明すると、第２図及
び第ダダ図に示すように％該カウンタは多重直列接続Ｓ
ＬＴ’ｌ有し、該ＳＬＴは、制御。

シック１４９０からの路線１９２５上のＩＮｃＢＹｃ’
信号を受入れための５１論理入力端子及びＣＲＣチェッ
カ１４１５からの路＠１９６５上のＭＲ５ＴＩ信号を受
入れるための５２ｗｍ堰入力趨子を含み、Ｑ出力端子か
ら５ｙｃｏないし８ＹＣ２の諸信号を路線の組１８８５
上で制御ロジック１４９０へ発生するよう罠なっている
。

ＣＲＣチェッカ１４１５について説明すると、第２図及
び第弘Ｓ図に示すように１該チエツカは多重直列接続Ｓ
ＬＴを有し、１ＩｓＬＴは、データシンクａナイデ１４
４０からの路線の組２０００上のＳＦＴ’信号からのＳ
１論理入力、制御ロジック１４９０からの路線の組１９
３５上のＣ０ＡＳＴ’信号から論理的に引き出される路
線の組１９６５上のＭＲ５Ｔ１信号からの５２論瑠入力
、ｆ−タシンク四ナイデ１４４０からの路線１９９５上
のＳＲＤ信号からのＤ１論理入力を含み、ＣＲＣＯ信号
を路［１８９５上で制御ロジック１４９０へ論理的に出
力するようＫなっている。

データシンク■ナイデ１４４０上で同期化される復号ｆ
−夕について説明すると、第２図、第弘６Ａ図及び第４
４４８図に示すように１葭シンクロナイデは、接続され
た復号回路網、及び、位相デコーダ１４３５からの路線
の組２０１０上の０ＬＪＴＩ’　、ＴＤＤＹ’　、０Ｕ
ＴＯ’　％　ＣＡＲ７）積信号を含む入力を有し、位相
デコーダ１４３ｊへの路線の組２０１５上の出力信号５
ＴＲＯＢミ、ＣＲＣチェッカ１４１５への路線の組２０
００辷のＳＦＸ’信号、制御部シック１４ＳＯ及びピッ
トリンダカウンタ１８１０への路線の組１９００上の５
ＦＥＮ’信号、ＣＲＣチェッカ１４１５及び５ＲＩ（１
４３０−１）への路線の組１１１！１５上のＳＲＤ信号
を発生するようＫなっでいる。

先入れ先出しインタフェース制御部１４ｓ５について説
明すると、第２図及び第４７図に示すように、該制御部
は接続され九多量ＳＬＴを有し、１［ｓＬＴは、制御ロ
ジック１４９０から５ＬＴ２０２Ｇ−１０００人力趨子
への路線の組１９２０上の５ＴＴＧＲ’及びＳＥＴ、ｌ
ＢＦ’の論理入力、１０ｃＲ３７から５ＬＴ２０２０−
３及び２０２〇−２のＳ１入力端子への路線の岨４６０
Ｃ上のＦ　Ｉ　ＦＯＦの論理入力を含んでいる。５Ｌ７
２０２０−２の論理出力はＦ雪ＦＯＷＲ信号として路線
の組４６０Ｃ上でｌ０ＣＲ３７へ発生される。５Ｌ７２
０２０−１の論理出力は１８Ｆ’信号として路線の組１
８６０上で制御ロジック１４９０へ発生される。

入カバソファ（１８）１４４５について説明すると、第
２図、第１Ｉ−ｔＡ図及び第１ＩｔＢ図に示すように、
該バッファは多重直列接続ＳＬＴを有し。

該ＳＬＴは、制御ロジック１４９０からの路線の組１９
１５上の５Ｒ３１Ｂ’信号によるＳ１論理入力、制御ロ
ジック１４９０からの路線の組１９３０上の５ＴＴＧＲ
’信号によるＳ２論理入力、制御ロジック１４９０から
の路線の組１９３０上のＲ５ＴＭＰ／信号によるＳ３論
理入力、接地され九Ｄ３入力端子、制御ロジック１４９
０からの路線の組１９１５上のＣＲＣ８’　、ＣＯＬ　
Ｉ　Ｂ’及びＤＬＩＢ’の積信号である３つの最下位ビ
ットに対するＤ２ａ！１埋入力端子、５Ｒ３（１４３０
−３）からの路線の岨２０２５上の５Ｒ３ＱＯないし５
Ｒ３０７の積信号によるＤ１鍮埋入力を含み、ＦＷＤＯ
ないしＦＷＤ７の積信号を路線の組４００上でｌ０ＣＲ
３７へ出力するようになっている。

機能的には１８１４４５の一部であるＴＧＲレジスタ１
４４５＾について説明すると、第二図及び第ダテ図に示
すように、該レジスタは、路線の組１１３　Ｇ上Ｃ）Ｖ
ＳＴＧＲ，ＶＤＴＧＲ’　。

ＥＮＤＴＧＲ／及び５ＴＴＧＲ’の積信号からのｌ対の
ＳＬＴタダレジスタ２０３０−１及び２０３０−２に対
するそれぞれのＤ２論理入力を含み、Ｓｌ論理入力は制
御ａジッタ１４９０からの路線の組１９３０上のＥＮＤ
ＴＡＧ／及びＲＳＴＭＰ／の積信号から引き出され、そ
こにおいて、制御ロジック１４！１０への路線の組１８
５５上ＯＭＰ’償号がま九引き出される。Ｑ出力層子に
おけるレジスタ２０３０−１及び２０３０−２の出力は
、１ＯｃＲ３７への路線の組４０Ｇ上のＦＷＤＴＡＧｌ
及びＦＷＤＴＡＧ２（７）積信号’を発生するのに用い
られる。

位相デコーダ１４３５について説明すると、第ＳＯＡ図
ないし第ＳＯＥ図に示すように、共用線１０からの信号
がトランシーバ９０を通過して５ＬＲ３５の位相デコー
ダ１４３５への入力線６５に入り、そして位相デコーダ
１４３５内の保持バッファ２０３５に入る。上記位相デ
コーダは、第ＳＯＡ図及び第５０８図に示すように、多
重セビールトツ！（５ｅｖｉｅｌｔｏｐ　）並列Ｒ５７
リツデフ電ツプヲ有シ、該フリップ７０ツグは入力線６
５から信号をクロックインし、エラーに対するデコード
ロジック２０４５及びデータに対するデコードロジック
２０５ＯＡ及び２０５０Ｂへの路線の組２０４０上に出
力サンプリングされるまで、バッファ内に保持する。エ
ラーに対するデコードロジック２０４５は、所定の信号
の組合せを路線の組２０４０から受入れてエラー状態の
論理的測定を行ない、且つ、ｒ−タに対するデコードロ
ジック２０５ＯＡから路線の組１９０５上に中央人力Ｃ
ＡＲ信号が受入れられると、ＳＬＴを介してＣＯＬ信号
として制御ロジック１４９０への路線の組１９０５上に
出力する。７″−夕に対するｒコードロジック２０５０
Ａ＃′ｉ所定の信号の組合せを路線の組２０４０から受
入れ、５ＬＴＫ対する口＆ツクＨＴＤＤＹ’出力信号と
してデータシンクロナイデ１４４０及びエラーに対する
デコードロジック２０４５への路線の組２０１０上にり
Ｕツタする。路線の組２０１０上のＴＤＤＹ／信号は５
ＴＲＯＢＥ及び５ＴＲＯＢＥＰの諸信号とともＫＳＬＴ
及びロジックを介して路線の組２０１５上に入力され、
ＣＡＲ信号として制御ａシック１ｓ００％データシンク
ロナイデ１４４０及びエラーに対するデコードロジック
２０４５への路線の組１ｓ０５上に出力される。また、
保持バッファ２０３５からの路線の組２０４０は路線の
組２０５５上のＨＢＣ及びＨＢＣ’の諸信号とともに所
定の組合せとして入力し、データシンクロナイデ１４４
０への路線の組２０４　（１’上のＯＵ　Ｔ　１’及び
０ＵＴ２’の諸信号、５ＬＴ４０への路線の組１５８０
上のＥＮＤＦ’信号、他のデータに対するデコードロジ
ック２０５０Ｂへの路線）組２０１ｉＯ上のＥＮＤＬ信
号、及びエラーに対するデコードロジック２０４５への
路線の組上のＥＮＯＦ（Ｉｔ号としてＳＬＴを介して論
理的に出力するようＫなっている。第コのデータに対す
るデコードロジック２０５０Ｂは、データに対するデコ
ードロジック２０５０Ａからの路線の組２０１Ｇ上の入
力ＥＭＤＬ信号とともに保持バッファ２０３５からの路
線の組２０４０上の一哩組合せ入力を受入れ、ＳＬＴロ
ジックに、第１のデータに対するデコードロジック２０
５０Ａへの路線の組２０５５上のＨＢＣ及びＨａ（：’
の＃＃傷信号び保持バッファ２０３５への路線の組２０
５５上のＨ８Ｇ’信号として出力させ、更に、Ｈ８ＤＹ
信号が保持バッファ２０３５への路線の組２０７０上へ
出力される。

ＳＲ１まえはシフトレジスタ１４３０−１について説明
すると、第２図及び第５２図に示すように、該レジスタ
は多重直列接続ＳＬＴを有し、該ＳＬＴは、ＣＲＣチェ
ッカ１４Ｔ５からの路線の組２００５上のＳＦ信号から
Ｏ５１人力、ＣＲＣチェッカ１４７５からの路線の組１
９６５上のＭＲ５ＴＩからのＳ２人力、データシンクロ
ナイデ１４４０からの路線の組１９９５上（：１）５８
０９号からのＤ１人力、接地され九Ｄ２人力を含んで並
列出力を有し、端子Ｑにおいて出力信号５ＲＩＱＯない
し５ＲＩＱｒを路線の組１９１０上で５Ｒ２（１４３０
−２）及びＡＲ（１４７０）へ発生する。

ＳＲ２またはシフトレジスタ１４３Ｇ−２について説明
すると、第−図及び第５２図に示すように、該レジスタ
は多重直列接続ＳＬＴを有し、該ＳＬＴは、ＣＲＣチェ
ッカ１４Ｔ５からの路線のｆｆ１ｂ チェッカ１４１Ｓからの路線の組１９６Ｓ上のＭＲ５Ｔ
Ｉ信号からの５２人力、５Ｒ１（１４３０−１）からの
路線の組１９１０上の５Ｒ２Ｑ７信号からの０１人力、
接地され九Ｄ２″入力を含んで直列出力を有し、端子Ｑ
において出力信号５Ｒ２０７を路線の組２０７０上で５
Ｒ３（１４３０−３）へ発生する。

ＳＲ＄ｊたけシフトレジスタ１４３０−３について説明
すると、第−図及び第！ｆコ図に示すように、該レジス
タは多重直列接続ＳＬＴを有し、該ＳＬＴは、ＣＲＣチ
ェッカ１４１５からの路線のｆｆ１２００５上ｏＳ　Ｆ
　ｘ信号カラ１７）Ｓ　１　人力、ＣＲＣチェッカ１４
７５からの路線の組１９６５上のＭＲ３ＴＩからのＳ２
人力、接地され７’ＬＤ２人力を含んで並列出力を有し
、端子Ｑにおいて出力信号５Ｒ２Ｑ１ないｌ、５Ｒ２Ｑ
７を路線の組２ｏ２５上で１８１４４５へ発生する。

タイミングジェネレータ１５０５について説明すると、
第−図及び第５３図に示すように、該ジェネレータは直
列接続Ｓ　Ｌ’Ｔを有し、パス４８５Ｂ上の５ＹＳＲ３
ＴＳＹＮＣ信号、パス４８５Ｄ上のＯ２及びＱｌ、パス
４８５上の５ＬＬＩＩＮ（これらは全てｌ０ＣＲ３７か
らのパス）、並びに路線の組２０１５上のＲ５から論理
的に入力し、ＴＩ’信号及び５ｃＬＬｌ／　／５ＣＬＵ
信号としての論理出力を路線の組２０８０上に発生する
ようになっている。これらのタイム信号出力が入力とし
て用いられる５ＬＲ３５を介する該出力の表記は繁雑で
あるので、これら出力はその二一モニツクで示してあり
、その再編成し九番帯では示してない、１九、第２図に
示すように、ｌ０ＣＲ３Ｆへ（２）ｄ、１４６０Ａ上の
ＦＩＦＯＲ信号は接地される。

１０Ｃ制御パス復号部１５１１Ｃついて説明すると、第
２図及び第ｊダ図に示すように、該復号部は、路−の組
４００上のＤＢＳ信号、路線の組４１１５Ｆ上のＡＣＴ
４なりｓしＡＣＴ７（Ｄ諸信号、路線の組４８５０上の
ＮＴＩ及びＮｉ２の諸信号並びに路線の組４８５Ｂ上の
５ＹＳＲ５ＴＳＹＮＣ信号（これらは全て１ＯｃＲ３Ｆ
からの路線）の緒入力を含む所定のＰＬＡアレイを有し
、路線の組２０８５上のＬＯＭＲ信号及び路線の組１８
８０上のＲ８ＴＭＲ’信号（これらはいずれもモードレ
ジスタ（ＭＲ）１５０Ｇへの路Ｍ）、Ｓ　Ｌ　ＲＴ　Ｒ
Ｓ　Ｔ％）ｚ−ルｌ　５１０ヘノ路線ノ組２０ＩＯ上の
５ＥＴＲ５Ｔ＃信号及びＣＬ　ＲＲＳＴ’信号、オンモ
ジュール１５１５への路線の組２０９５上の５ＥＴＯＮ
’信号及びＣＬＲＯＮ’信号、並びＫＩＤレジスタ１４
８０への路線の組１９８０上のＬＤＩＤ’信号を含む出
力を発生する。

オンモジュール１５１５について説明すると、第２図及
び第３ＳＡ図に示すように、該モジュールは直列接続多
重ＳＬＴを有し、該ＳＬＴは、端子Ｓ１及び８２におい
てｌ０ｃＲ制御パス復号部１５１０）’らの路ＭＯｆｆ
ｉ２０９５上ノＳ　Ｅ　ＴＯＮ／信号及びＣＬＲＯＮ／
信号からの論壇入カをそれぞれ含み、ＯＮ信号として路
線の組１日５ｏ上で第１のＰＬ＾１４９０へ出力する。

Ｓ　Ｌ　ＲＴ　ＲＳ　Ｔ−ｒ−ジュール１５１０　Ｋツ
いて説明すると、第２図及び＠３３Ｂ図に示すようＫ。

該モジュールはＳＬＴレジスタを有し、該レジスタは、
端子＄１及びＳ２におｈてｌ０ｃＲ制御パス復号部１５
１０からの路線の組２０１１Ｇ上の５ＥＴＲ５Ｔ＃及び
ＣＬＲＲ８Ｔ’、並びに１０ｃＲ３７からのパス４８５
Ｂ上の ５ＹＳＲ３ＴＳＹＮＣ信号からのＩＩＪ埋入カを含べ５
ＬＴＲＲＳＴ信号として路線の組２１００上に論理的に
出力する。５ＬＲ３５におけるこの信号の一般の使用に
おいては、参照番号を付与せずに二一モニツクだけを付
４しである。

ＭＲモジュール１５００について説明すると、第−図及
び第３３Ｃ図に示すように、該モジュールはｌ対の並列
接続ＳＬＴを有し、該５ＬＴＦｉ、路線の組２０８５上
のＬＤＭＲ’信号及び路線の組１９８ｏ上のＰＳＴＭＲ
’信号（これらはいずれもタイミングジェネレータ１５
０５からの路線）からの論理入力を含み、ＰＭ信号を路
線の組１ｊ１０上で＾Ｒ１４７０へ出力する。

以上において、本発明の実施例をシステムについて詳細
に説明したが、当＊＃には、本発明の真の精神及び範囲
から逸脱することなしに他の変形及び変更が可能である
。

【図面の簡単な説明】

図面はいずれも本発明の実施−例の特徴な示すためのも
のであり、第１Ａ図及び第１８図は共用通信制御装置の
共用線送信部モジュールのブロック線図、第一八図及び
第２８図は共用通信制御装置の共用−受信部モジュール
のブロック−図、第３図は第一八図及び第２８図の共用
巌受信部並びに第１Ａ図及び第１Ｂ図の共用線送信部が
マクロとなっている共用通信制御システムのブロック線
図、第７図は第２Ａ図及び第２８図の共用縁受信部モジ
ュール釜びに第１八図及び第１Ｂ図の共用線送信部モジ
ュールに対して上方遷移が論理１を表わし且つ下方遷移
が論理０を表わしている位相エンコーダに対するタイミ
ング線図、第Ｓ図は信号なしの後に続く１個の開始ビッ
トが第一八図及び第２８図の共用−受信部モジュール並
びに第１＾図及び第１Ｂ図の共用線送信部モジュールに
対してメツセージの開始を示すタイミング線図、第６図
は第一八図及び第２８図の共用−受信部モジュール並び
に第１Ａ図及び第７８図の共用線送信部モジュールに対
する共用線に対してビットセル当９ｇ回路線をサンプリ
ングするサンプルクロックの便用によって位相符号化メ
ツセージが復号されるタイミング線図、第７図は第２Ａ
図及び第コＢ図ノ共用線受信部モジュール九対する概略
機能流れ線図、第５図は入力バッファから先入れ先出し
バッファへ転送された各バイトの後にタグが続いてその
性質を第一八図及び第２８図の共用−受信部モジュール
に対して識別することを示す表、第９図は第１＾図及び
第１Ｂ図の共用−送信部モジュールに対する概略機能流
れ線図、第１Ｏ図は先入れ先出しバッファから入力バッ
ファへ転送された各バイトの後にタグが続いてその性質
を第１Ａ図及び第１８図の共用−送信部に対して識別す
ることを示す表、第１／幽はメッセージノヤケットがこ
れが送信されるべき第一八図及び第２８図の共用−受信
部モジュールのｇビットアドレスで開始しその次はメツ
セージを送信するための第１Ａ図及び第７８図の共用−
送信部モジュールと関連する共用−受信部モジュールの
アドレスであることを示す表、第１λ図は第一八図及び
第２Ｂ図の共用−受信部モジュール並びに第１八図及び
第１Ｂ図の共用−送信部モジュールに作用するダビット
コマンドを含む表、第１３園はｔつの状ｍｓ上で１０ｃ
Ｒ又ＨＩＯＣＴへ報知される入出力動作の終９における
第一八図及び第２Ｂ図の共用−受信部モジュール並びに
第１Ａ図及び第１Ｂ図の共用−送信部モジュールの状１
１な示す表、第１ダ図は１個の非チェインＣＣ８の終り
又はチェインの終りにおいて第、２Ａ図及び第２Ｂ図の
共用−受信部モジュール並びに第１八図及び第１８図の
共用−送信部モジュールをオンのま＼でおくが又はター
ンオフさせるかを決定する制御フラッグの設定を示す表
、第１Ｓ図は第１Ａ図及び第１Ｂ図の共用−送信部モジ
ュールに対するハードウェアパックオフアルゴリズムを
エネーブルする例を示す表、第１ＡＡ図及び第７６８図
は第１Ａ図及び第１８図の共用−送信部モジュールに対
する割込みフラグの組を有するダパイドメッセージの簡
単なメツセージ送信の例を示すビ、第７７図は第一八図
及び第２Ｂ図の共用線受偏部に対する特定のメツセージ
大きさではないが最大の大きさをソフトウェアが知って
いる割込み特徴な用いる簡単なメツセージ受信部の例を
示す表、第１ざ図は第２Ａ図及び第２Ｂ図の共用−送信
部モジュールに対するチェイニング及び割込み特徴を用
いるメツセージ送信の例を示す表、第１ｑ図は第一八図
及び第２８図の共用−受信部モジュールに対するメモリ
の隣接領域において到来メツセージを受入れるための簡
単なリンダバッファを生成する例を示す表、第１０図は
第１Ａ図及び第１Ｂ図の共用−送信部モジュールに対す
るメツセージ送信及びセグメント化メツセージ送信のコ
マンドを用いるメツセージ送信の例を示す表、第４１図
は第１Ａ図及び第１Ｂ図の共用−送信部モジュールに対
する自動チェイニングを用いる場合の第一０図と類似の
例を示す表、第２２図は第一八図及び第２８図の共用線
受偏部並びに第１＾図及び第１８図の共用−送信部に対
して先入れ先出し書込へし及び先入れ先出し読出しコマ
ンドを用いてデータの１６バイトを移動させる例を示す
表、第２３図は第１Ａ図及び第１＾図の共用−送信部モ
ジュールに対するＳＬＴ制御制御クシツクロック線図、
第２３Ａ図ないし第２３０図は第２３図の５ＬＴｉｌ制
御ロジックのＰＬ＾の略図、第コダ図は第１Ａ図及び第
１ｉ＝１図の共用縁送信部モジュールに対するビットリ
ングカウンタの略図、筒２５図は第１八図及び第１８図
の共用−送信部モジュールに対するバイトカウンタの略
図、第２６図は第１Ａ図及び第７８図の共用−送信部モ
ジュールに対するバックオフアルコＩＪ　、ｌ”ムロシ
ックに対するカウントダウンクロックの略図、第ＪＡＡ
図は第１Ａ図及び第１８図の共用−送信部モジュールに
対するバックオフアルゴリズムロジックのブロック線図
、第２７図は第ＪＡＡ図のパックオフアルゴリズムロジ
ックに対する衝突カウンタの略図、第コｆｆＡ図及び第
コｔＢ図は第２ｂＡ図のパンクオフアルゴリズムロジッ
クに対するカウントダウンカウンタの略図、第２９図は
第１Ａ図及び第１Ｂ図の共用線送信部モジュルに対する
ＣＲＣジェネレータの略図、第３０図は第１Ａ図及び第
≠８図の共用−送信部モジュールに対する先入れ先出し
インタフェース制御部の略図、第３７図は第２ｂＡ図の
バックオフアルゴリズムロジックに対するフリーランニ
ンダカウンタの略図、第３２図は第１Ａ図及び第１Ｂ崗
の共用−送信部モジュールに対する位相エンコーダの略
図、第３３Ａ図はｓｌＡ図及び第７８図の共用−送信部
モジュールに対するＭＣｅ＋シックの略図、第３３８図
は第１Ａ図及び第１Ｂ図の共用−送信部モジュールに対
する５ＴＲｏシツクの略図、第３を図は＠／Ａ図及び第
１Ｂ図の共用−送信部モジュールに対する０８．ＳＲＩ
及びＳＲ２の諸レジスタの略図、第３Ｓ図は第３ダＡ図
ないし第３４ＩＯ図に示すＳＬＴ制御ロジックに対する
Ｓレジスタの略図、第３６図Ｆｉ＠／Ａ図及び第７８園
の共用−送信部モジュールに対するＳＲ３レジスタの略
図、第３７Ａ図は第１Ａ図及び第１８図の共用−送信部
モジュールに対するＴＧＲレジスタの略図、第３’７８
図は第２１因に示すＳＬＴ制御ロジックに対するＣＡＲ
／Ｃ０Ｌｔ２シックの略図、８３１図ａ第１Ａ図及び第
１−８図の共用−送信部モジュールに対するタイミング
ジェネレータの略図、第３ｑ図は第１Ａ図及び第７８図
の共用縁送信部モジュールに対するＩＯｃ制御パス復号
部の略図、第’ＩＯＡ図は第１Ａ図及び第７８図の共用
−送信部モジュールに対するＭＲレジスタの略図、第弘
ＯＢ脂ｉ１ｆ第１Ａ図及び第１Ｂ図の共用−送信部モジ
ュールに対する０〜レジスタの略図、第弘ＯＣ図は第１
Ａ図及び第１Ｂ図の共用−送信部モジュールに対する５
ＬＲＴＲ３Ｔレジスタの略図、第１Ｉ／Ａ図は第一八図
及び第２８因の共用縁受信部モジュールに対するＳＬＴ
制御ロジックのブロック線図、第’Ｉ／Ｆ３−／図及び
第１Ｉ／Ｂ−線図は第１Ｉ／Ａ図のＳＬＴ制御ロジック
に対するＰＬＡ及ぶＰＬＲ−Ａの路線図、第７７０図は
第１Ｉ／Ａ図のＳＬＲ制御ロジックに対するＰＬＡ及び
ＰＬＡ−８の路線図、第ダ２Ａ図及び第ｑ、２Ｂ図は第
一八図及び第２Ｂ図のアドレス識別ロジックの路線図、
第７３図は第一八図及び第２８図の共用＋Ｍ受信部のピ
ットリングカウンタの路線図、第弘ｑ図は第２Ａ図及び
第二８図の共用−受信部のバイトカウンタの略ｌ１ｉＩ
園、＃ＥｌＳ図は第一八図及び第２８図の共用−受信部
ＱＣＲＣチェッカの路線図、第９６Ａ図及び第弘６Ｂ＠
は第一八図及び第２８図の共用−受信部に対する符号化
ｆ−タ同期ロジックの略−図、第９７図は第２Ａ図及び
第２８図の共用ａ受信部に対する先入れ先出しインタフ
ェース制御部の路線図、第ダｊＡ図及び第ダｊＢ図＃ｉ
第コへ図及び第２８図の共用−受信部に対するＩＢレジ
スタの路線図、第９り図は第一八図及び第２Ｂ図の共用
−受信部に対するＴＧＲレジスタの路線図、第！ＯＡｍ
は第２Ａ図及び第一８図の共用−受信部に対する位相デ
コーダのプロッタ線図、第５０８図は第ＳθΔ幽の位相
デコーＩＫ対する保持バッファの路線図、第５ＯＣ−１
図及び第ｊＯＣ−−図は第ｊＯＡ図の位相デコーダに対
するエラーに対するデコードロジックの路線図、第！；
００−／図及び第５ＯＤ−線図は第ＳＯＡ図の位相デコ
ーダに対する第１のデータに対−ｒ；ｂｒデコードロジ
ック路線図、第ＳＯＥ図は第ＳＯＡ図の位相デコーダに
対する゛第一のデータに対ｆ４ｙコードロジックの略森
図、第、ｔ／Ａ図及びＭＡｒＩＢ図Ｆｉｊ１４’　／　
Ａ！Ｅｌ）Ｓ　Ｌ　ＲｆｌｌＪＩｉｌＯシー／夕のＳ＾
、Ｓ８及びＳＴＦの諸レジスタの路線図。 第５λ図は第一八図及び第２８図の共用−受信部のＳＲ
Ｉ、ＳＲ２及びＳＲ３の諸レジスタの略−図、第３３Ｌ
ｉＡは第一八図及び第２β図の共用縁受信部のタイミン
グジェネレータの路線図、第、ｔ４４図は第２Ａ図及び
第２８囚の共用−受信部のＩＤｃ制御パス復号部の略ｌ
！Ａ因、第５５Ａ図は第一八図及び第２Ｂ図の共用−受
信部のＯＮレジスタの路線図、第５ＳＢ図は第一八図及
び第２８図の共用−受信部の５ＬＲＴＲ５Ｔレジスタの
路線図、第５５Ｃ図は第一八図及び第一８図の共用−受
信部のＭＲレジスタの路線図である。 ３５・・・共用−受信部。 ３１．４２・・・入出力チャンネル、 ４０・・・共用縁送信部、 ６０・・・パス２０セツサ、 ８５・・・クロックジェネレータ、 １４３０−１．１４３Ｇ−２，１４３Ｇ−３，１５２０
−１゜１５２０−２，１５２０−３・・・シフトレジス
タ、１４３５・・・位相デコーダ、 １４４０・・・データシンクロナイ′デ、１４４５・・
・入カパツファ １４４５Ａ、１５２５Ａ・・・タダレジスタ、１４７０
・・・アドレス認識部、 １４７５・・・ＣＲＣチェッカ、 １４８０・・・識別レジスタ、 １４８５−・・比較ロジック、 １４１０・・・ＳＬＲ制御ロジック、 １４９５．１５３５・・・先入れ先出しインタフェース
制御部、 １５００．１５５５・・・モードレジスタ、１５０５．
１５６０・・・タイミングジェネレータ、１５１０．１
５６５・・・制御パス復号部、１５１５．１５１５・・
・ＯＮモジュール、１５２５−・・出力バッファ、 １５３０・・・位相エンコーダ、 １５４０・・・ＣＲＣジェネレータ １５４０・・・パックオフアルゴリズム゛ロジック、１
５５０・・・状態レジスタ、 １５１０・・・リセットロジック、 １５８５．１５９０・・・バイトカウンタ、１８４５．
１８７０・・・ピットリングカウンタ、１６９０・・・
ＳＴＲモジュール。 ＦＩＧ、３ ＦＩＧ、４ Ｃ３ ＦＩＧ、７ ７６５４３２１０１０ ｉ−ｔｒｉ、　ｉ４ １０ｃズテークス ５１代ステータス ＳＬＴ　　ステータス ＦＩＧ、１３ ＦＩＧ、１５ ＦＩＧ、　１６Ａ ＩＩ６．１８ ＩＩ６．１９ ＩＩに、２２ ＩＩ６．２３ ☆　★　★　★　★　☆　☆ ＦＩＧ、３９ ＦＩＧ、４９ １ωり ＦＩＧ、５０Ｂ ＦＩＧ、５４ ＦＩＧ、５５Ｃ 手続補正書（方式） 】、事件の表示 昭和５６年　特　許　願　第１７７７７６号２、発明の
名称　　　　共用線送信装置３、補正をする者 事件との関係　　出願人 名　称　　　　ゼロックス　コーポレーション４、代理
人 ５、補正命令の日付　　昭和５７年６月２９日明細書第
９８頁下から２行ないし第１０１頁第１４行に“第８図
は・・・・・例を示す表”とあるを次の通り訂正する。

Claims (1)

1. 【特許請求の範囲】 １、　メツセージＯ１１突が共用−上に検知され九こと
   を示す信号を受信し九ときを除き、メツセージとしてデ
   ータの／り又はそれ以上のバイトを入出力チャンネルか
   ら並列形式で受入れて上記共用−に対して所定０＊ｍ及
   び位相符漫化を行なうえめの共用−送信装置Ｉｔｃｈ−
   いて、（ロ）初期において番いていると璽に入出力チャ
   ンネルからメツセージ衝突信号Ｏ／り又はそれ以上ＯＡ
   イトを受入れて所定の期間保持する丸めの出力バッツア
   ナ段と、 （ロ）上記出力パツ７ア手歇か５メツ竜−ジのデータ０
   １つ又はそれ以上Ｏバイトを受入れて所定ＯＪ１間とれ
   を保持し、そｏａｒ−夕Ｏ１つ又紘それ以上のバイトを
   直列形式で出力する丸めＯメそ９手段と、 （ψ　上記メモリ手段からデータの／２又はそれ以上の
   バイトを直列形式で受入れて、所定Ｏ位相符号化形弐に
   変換して共用線へ出力する丸めの１及び、メツセージ衝
   突信号を受値し九と１１ｉに上記変換を停止してこのこ
   とを示す信号を出力する丸めの、及び、信号を所定Ｏ期
   間上記共用線上へ出力して該線上の弛Ｏ食ての共用線送
   信装置によるメツセージ送信Ｏ停止を示すための位相工
   ンコー！手段と、（尋　メツセージ衝突を示す上記二ン
   コーメ手段からの停止信号を受入れて、上記位相二／コ
   ーメ手段へ出力されるべき再開始信号の発生に先立つ実
   時間にわ九って生ずべき一時的調間を表わす乱数を発生
   する丸めのバンクオフ０シック手段とを備えて成る共用
   −送信装置。 龜　パックオフ四シック手段が、 （荀　７リ一ランニ／ダカウンタ手段を債えており　、
   上記ｙリーラン二ンダカウンタ手段は、再開始信号を発
   生するｗＩの一時的期閣を關シ出す丸めの所定の数ヘカ
   クン）／ランナゐ九めに各メツセージ衝１１１０１１に
   腋７リー之ン二ングカウンタによって初期設定されるよ
   うになりている特許請求の＃！ｊ！１ｊｌＩ　１項記載
   の共用−送信装置。 λ　パックオフ０シック手段が、更に、メツセージ衝突
   を示してかかるメツセージ衡央の数を所定ＯＩ＆壜で針
   数するための、及び、かかる所定Ｏ歇が生じ九とＩＩＫ
   ディスアーミング信号をカウントダウンカラ／り手段に
   対して発生するえめ０＊＊力クンタ手段を含み、もって
   、再開始信号を発生する前に不定の一時的期間を生じさ
   せるよう和なっている特許請求ｏｓｉｓ第２項記載の共
   用縁送信装置。 ４、ｌＫ１メモリ手段がこれに対する後続の出力に対し
   て一杯ｆ／Ｃ１ｋっている時に出力２２７７手段からの
   メツセージのデータの１つ又はそれ以上Ｏパイ）０第λ
   の組を受入れてバックアップバッファとして所定の期間
   これを保持するようになっているｇコのメモリ手段を含
   んでいる特許請求ＯＳｍ第１項記載の共用縁送信装置。 ５、［Ｋ、第一のメモリ手段がこれに対する後続の出力
   に対して一杯に＆っている時に、出力２２７７手段から
   のメツセージのデータの７つ又はそれ以上のパイ）Ｏ第
   ３の組を受入れてバックアップバッファとして所定期間
   これを保持するようになっている票３のメモリ手段を含
   んでいゐ特許請求の範８１１ｇ２項記載の共用縁送信装
   置Ｏ ＆　　ＩＫ、メモリ手段からのメツセージのデータの７
   つ又はそれ以上のバイトを受入れて所定の多項式に従っ
   てこれを処履し、七の結果を７つ又はそれ以上のバイト
   として上記メツセージのｒ−夕の最後のバイトのｉｌＫ
   付加する丸めの巡回冗長検査ジェネレータ手段を含んで
   いる特許請求のＩＩｌｌｊｇ　１項記載の共用縁送信装
   置。 ７、　出力バッファ手段が所定の一組の並列接続シフト
   レジスタを含んでいる特許請求の範ｌ１ｊｌ１１項記載
   の共用縁送信装置。 ８、メモリ手段が所定の一組の直列接続シフトレジスタ
   を含んでいる特許請求の範囲第１項記載の共用縁送信装
   置。 ９、位相エンコーダ手段が所定の一組の直列接続シフト
   レジスタを含んでいる特許請求の範８＃！１項記載の共
   用縁送信装置。 １Ｇ、Ｊｌ、２のメモリ手段が所定の一組の並列接続シ
   フトレジスタを含んでいる特許請求の範囲第４項記載の
   共用縁送信装置。 １１、第３０メモリ手段が所定の一組の並列接続シフト
   レジスタを含んでいる特許請求の範囲第５１１［記載Ｏ
   共用縁送信装置。 １１　ａｌｌ冗長検査ジェネレータ手段が所定の一組ｏ
   直５ｔｓａシフトレジスタを含んでいる特許請求ｏｓｔ
   ｉ、ｍ第１ｍ記載第１用記載Ｏ共用線送信装置ントダウ
   ンカウンタが所定の一組の並列縁続シフトレジスタを含
   んでいる特許請求の範ｓｇｚ項記載の共用縁送信装置。 １４、衝突カウンタ手段が所定の一組の並列接続シフト
   レジスタである特許請求の範８第３項記載Ｏ共用線送信
   装置。 １１メツセージの衝突が共用−上に検知され九ことを示
   す信号を受信したときを除き、メツセージとしてデータ
   の１つヌ拡それ以上のバイトな入出力チャンネルから並
   列形式で受入れて上記共用線に対して所定の緩衝及び位
   ＠符号化を行なう九めに上記共用線とインク７エースす
   るようになっている送信装置において、 （→　初期においておいている時に入出力チャンネルか
   らメツセージのデータの７つ又はそれ以上のバイトの＃
   Ｉ１０組を受入れる丸めの緩衝手段と、 （ｂ）　　上記緩衝手段から上記メツセージのｒ−メの
   ／り又はそれ以上０／４イトの第１の組を受゛入れてこ
   れを所定の期間保持し、そ０後上記メツセージのデータ
   の７つ又はそれ以上のバイトの＃Ｉ１０組を直列湿式で
   出力する九めの第１の記憶手段と、 （ψ　上記ｊＩ／の記憶手段がこれに対する後続の出力
   に対して一杯になっている時に、上記緩衝装置からメツ
   セージのｒ−タ０／り又はそれ以上のバイトの第一の組
   を受入れてバックアップバッファとして所定の期間これ
   を保持するための第一の記憶手段と。 （φ　上記第−の記憶手段がこれに対する後続の出力に
   対して一杯になっている時に、上記緩衝手段からメツセ
   ージのデータの７つ又はそれ以上Ｏバイトの第３０組を
   受入れてパックアップノ青ツ７アとして所定の期間これ
   を保持すゐ丸めの第３の記憶手段と。 （−上記第１の記憶手段から上記メツセージのデータの
   ７つ又はそれ以上のパイ）０組を直列に受入れて所定の
   多環式に従ってこれを処理し、そ０ＩＩＩ！Ｉ釆を１つ
   Ｘ線それ以上のバイトとして上記メツセージのｒ−夕の
   最後Ｏバイト０後に付加する友めの巡圏冗長検査ジェネ
   レータ手段と、 （リ　上記第７の記憶手段から上記データの７つ又はそ
   れ以上のバイトのＪｌｌＩ／の組を受入れ、所定の位相
   符号化形式に変換して共用ラインへ出力する丸めの、及
   び、メツセージ衝突信号を受信したとｉｌＫ上記変換を
   停止してこのことを示す信号を出力する丸めの、及び、
   信号を所定の期間上記共用ラインへ出力して皺ツイン上
   の全ての送信をふさぐ丸めの位相エンコーメ手段と、 ＠　メツセージ衝突を示す上記位相工ンコーメ手段から
   の停止信号を受入れて、上記位相二ンコーメ手段へ出力
   されるべ自昇開始信号の発生に先立つ実時間にわ九って
   生ずべき一時的期間を表わす乱数を発生する丸めのバッ
   タオフ０シック手段とを備え九ことを特徴とする送信装
   置。 １６、パックオフ０シック手段が、 （−位相二ンコーメ手段からメツセージ衝突を示す停止
   信号の各々を受入れて、メツセージ衝突と等価のディジ
   タル長及び擬似乱数と等＊０＊内容を有するマルチビッ
   ト数を発生する丸めの７リーラ／二ンダ★つ／り手段と
   、伽）　各メツセージ衝突の後に上記フリーラン二ンダ
   カク／り手段によって初期設定されて、再−始信号の発
   生に先立って一時的期間を欄ｐ出す所定の数までカウン
   Ｆダウンする丸めのカウントダウン手段とを備えている
   特許請求０ｓｓｓＩ　Ｓ現記ｌｃｏ送信装置。 １７、パックオフ四シック手段が５ｌｌＫｓメツセージ
   衝喪を示してかかるメツセージ衝突の数を所定の数まで
   計数する丸めの、及び、所定Ｏ歇の１ａが生じ九と龜に
   デイスアーミ／グ信号をカラントメクンカウンタ手ｊｌ
   Ｋ対して発生する九めＯ衝突カウンタ手段を含み、もっ
   て再開始信号Ｏ発生に先立つ【不定の一時的期間を生じ
   させるように唸っている特許請求の範囲第１６項記ｇｏ
   送信装置。 １＆緩衝手段が所定の−１ｍ１Ｏ並列接続シフトレジス
   タを會んでいる特許請求のＩｉｓ第１５項記載の送信装
   置。 １Ｇ、ＪＩ１０記憶手段が所定〇−組の直列接続シフト
   レジスタを含んでいる特許請求の範ｌ！１ｌ１１１５項
   記載の送信装置。 ２０、第一の記憶手段が所定の一組の並列接続シフトレ
   ジスタを含んでいる特許請求の範−第１５項記載の送信
   装置。 ２１、ＪＩＩ３の記憶手段が所定の一組の並列接続シフ
   トレジスタを含んでいる特許請求の範囲第１ｓ項記載の
   送信装置。 ２２、位相工ンコーメ手段が所定の一組の直列接続シフ
   トレジスタを含んでいる特許請求の範８籐１５項記載の
   送信装置。 ２Ｂ、　、４副冗長検査ゾ工ネレータ手段が所定の一組
   の直列接続シフトレジスタを含んでいる特許請求の範囲
   第１６項記載の送信装置。 ２４．７リ一２７二ンダカクンタ手Ｒが所定の一組の直
   列ＩＩ！絖シフトレジスタを含んでいる特許請求の範８
   Ｊｉ１６項記載の送信装置。 ２５、カウントダウンカウンタ手段が所定の一組の並列
   接続り７トレジスタを含んでいる特許請求の範囲第Ｉ６
   項記載の送信装置。 ２６、衝突カウンタ手段が所定ｏ−ａｉｏ並列接続シフ
   トレジスタを含んでいる特許請求のＩ［ｌＩ第１７項記
   載の送信装置。