JPS58111365A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
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- JPS58111365A JPS58111365A JP21524281A JP21524281A JPS58111365A JP S58111365 A JPS58111365 A JP S58111365A JP 21524281 A JP21524281 A JP 21524281A JP 21524281 A JP21524281 A JP 21524281A JP S58111365 A JPS58111365 A JP S58111365A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は三次元半導体装置の製造法に関するものである
。
。
従来、集積回路は二次元平面に形成されていた。
しかるに、集積回路、特に大規模集積回路において、平
面上の加工寸法が縮小を続け、集積密度の限界が来た時
の一つの解決策としてチップの厚さ方向に能動領域を何
層も積み重ねる三次元の集積回路が提案され、研究され
始めている。
面上の加工寸法が縮小を続け、集積密度の限界が来た時
の一つの解決策としてチップの厚さ方向に能動領域を何
層も積み重ねる三次元の集積回路が提案され、研究され
始めている。
この様な三次元の集積回路においては、二次元の集積回
路よりも確かに集積密度は太巾秤向上するけれども、各
層間を絶縁し、より上の層を欠陥なく形成するためには
、多大な労力とコストが必要である。従って、よシ上の
層を形成する前の段階で、下層の半導体素子層（以下デ
バイスとよぶ）の評価を行ない、デバイスの歩留９を評
価したうえで歩留り良いデバイス上のみ次の上の層を形
成するという方法をとれば、労力とコストに無駄がない
。
路よりも確かに集積密度は太巾秤向上するけれども、各
層間を絶縁し、より上の層を欠陥なく形成するためには
、多大な労力とコストが必要である。従って、よシ上の
層を形成する前の段階で、下層の半導体素子層（以下デ
バイスとよぶ）の評価を行ない、デバイスの歩留９を評
価したうえで歩留り良いデバイス上のみ次の上の層を形
成するという方法をとれば、労力とコストに無駄がない
。
すなわち１本発明の半導体装置の製造法は、二層以上の
半導体素子層を有する積層構造の半導体装置において、
前記半導体素子層のうちの所定半導体素子層を形成する
前に、前記所定半導体素子層の下層の半導体素子層の特
性を評価するものである。
半導体素子層を有する積層構造の半導体装置において、
前記半導体素子層のうちの所定半導体素子層を形成する
前に、前記所定半導体素子層の下層の半導体素子層の特
性を評価するものである。
以下図面を用いて本発明の一実施例における半導体装置
の製造法を説明する。第１図、第２図。
の製造法を説明する。第１図、第２図。
第３図は１本発明の一実施例における半導体装置の製造
法を示した図である。まず、第１図において、０は三次
元集積回路を実現するための基体であり、この基体０上
に第一層目の集積回路デバイス１を形成する。さらに詳
しく第１図を説明すれば、１１は基体０と逆導電型の拡
散領域、１２はゲート酸化膜、１３はゲート電極で４４
７，１４は絶縁膜、１５は配線電極を示し、これらによ
９ＭＯ８型電界効果トランジスタが構成されている。
法を示した図である。まず、第１図において、０は三次
元集積回路を実現するための基体であり、この基体０上
に第一層目の集積回路デバイス１を形成する。さらに詳
しく第１図を説明すれば、１１は基体０と逆導電型の拡
散領域、１２はゲート酸化膜、１３はゲート電極で４４
７，１４は絶縁膜、１５は配線電極を示し、これらによ
９ＭＯ８型電界効果トランジスタが構成されている。
次に第２図に示した様に、前記第一層目の集積回路デバ
イス１にあらかじめ設けられた素子評価用の端子２１，
２２．２３に探針３を施して、評価装置２によシ、評価
用の信号を印加し評価用の出力を得る。さらに同様の評
価を他の端子にも行なう。なお、この評価用端子は以後
の眉間配線として用いても良く、そうでなくても良い。
イス１にあらかじめ設けられた素子評価用の端子２１，
２２．２３に探針３を施して、評価装置２によシ、評価
用の信号を印加し評価用の出力を得る。さらに同様の評
価を他の端子にも行なう。なお、この評価用端子は以後
の眉間配線として用いても良く、そうでなくても良い。
ちなみに、従来においては、前記集積回路デバイス１を
形成した直後に次の上層の集積回路デバイスを形成して
おり、下層のデバイス評価を行なっていなかった。
形成した直後に次の上層の集積回路デバイスを形成して
おり、下層のデバイス評価を行なっていなかった。
こうして得られた第一層目のデバイスの評価結果をもと
に１次の上層のデバイスを形成するか否かを決定する。
に１次の上層のデバイスを形成するか否かを決定する。
すなわち、第一層目のデバイス特性が良好なデバイス上
のみ第３図に示す様に、層間絶縁膜４．第二層目のデバ
イス６、層間立体配線６を形成する。
のみ第３図に示す様に、層間絶縁膜４．第二層目のデバ
イス６、層間立体配線６を形成する。
以上の実施例より明らかなように同実施例の半導体装置
の製造法は第１層目のデバイスのデバイス特性および良
、不良をはっきり知ったうえで。
の製造法は第１層目のデバイスのデバイス特性および良
、不良をはっきり知ったうえで。
第二層目のデバイスを形成するものであり、不良の第一
層目のデバイスをこの時点で除外すれば。
層目のデバイスをこの時点で除外すれば。
第二層目のデバイスを形成するための労力とコストの無
駄かはぶけることとなる。また、例えば第一層目のデバ
イスがアナログ信号を処理するものであれば１本時点で
アナログ特性を知った上で。
駄かはぶけることとなる。また、例えば第一層目のデバ
イスがアナログ信号を処理するものであれば１本時点で
アナログ特性を知った上で。
第二層目のデバイスを形成することとなり。第一層目と
第二層目との間の信号の流れを解析できるためその効果
は太きい。
第二層目との間の信号の流れを解析できるためその効果
は太きい。
また５本実施例は二層構造で示したが三層以上の三次元
構造をもつ集積回路においては１本発明は、少なくとも
一層の特性把握が必要な層のデバイスについて適用すれ
ば良いし、全ての層のデバイス、に適用しても良い。
構造をもつ集積回路においては１本発明は、少なくとも
一層の特性把握が必要な層のデバイスについて適用すれ
ば良いし、全ての層のデバイス、に適用しても良い。
以上に述べた様に本発明の半導体装置の製造法によれば
、三次元集積回路を実現するに際して、より下の層の特
性を把握したうえで１次の層を形成することができ、で
き上がりのデバイスの特性がはっきり把握でき、しかも
下の層が歩留シの良い集積回路ウェハについてのみ上の
層を形成するため、コストの軽減が計れる等の効果があ
り、半導体工業上の価値は高いものである。
、三次元集積回路を実現するに際して、より下の層の特
性を把握したうえで１次の層を形成することができ、で
き上がりのデバイスの特性がはっきり把握でき、しかも
下の層が歩留シの良い集積回路ウェハについてのみ上の
層を形成するため、コストの軽減が計れる等の効果があ
り、半導体工業上の価値は高いものである。
第１図、第２図、第３図は本発明の一実施例における半
導体装置の製造法を説明するだめの図である。 ０・・・・・・集積回路基体、１・・・・・・第一層目
のデバイス、２・・・・・・特性評価装置、３・・・・
・・探針、４・・・・・・層間絶縁膜、５・・・・・・
第二層目のデバイス、６・・・・・・層間立体配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図
導体装置の製造法を説明するだめの図である。 ０・・・・・・集積回路基体、１・・・・・・第一層目
のデバイス、２・・・・・・特性評価装置、３・・・・
・・探針、４・・・・・・層間絶縁膜、５・・・・・・
第二層目のデバイス、６・・・・・・層間立体配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図
Claims (1)
- 二層以上の半導体素子層を有する積層構造の半導体装置
において、前記半導体素子層のうちの所定半導体素子層
を形成する前に、前記所定半導体素子層の下層の半導体
素子層の特性を評価することを特徴とする半導体装置の
製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21524281A JPS58111365A (ja) | 1981-12-24 | 1981-12-24 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21524281A JPS58111365A (ja) | 1981-12-24 | 1981-12-24 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58111365A true JPS58111365A (ja) | 1983-07-02 |
Family
ID=16669067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21524281A Pending JPS58111365A (ja) | 1981-12-24 | 1981-12-24 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111365A (ja) |
-
1981
- 1981-12-24 JP JP21524281A patent/JPS58111365A/ja active Pending
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