JPS58105359A - プログラム処理時間測定方式 - Google Patents
プログラム処理時間測定方式Info
- Publication number
- JPS58105359A JPS58105359A JP56204204A JP20420481A JPS58105359A JP S58105359 A JPS58105359 A JP S58105359A JP 56204204 A JP56204204 A JP 56204204A JP 20420481 A JP20420481 A JP 20420481A JP S58105359 A JPS58105359 A JP S58105359A
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- JP
- Japan
- Prior art keywords
- address
- instruction
- data
- register
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、アドレス−散積出回路を有するデータ処理装
置において、ソフトウェア的な処理によりてプ四グ２ム
の処理時間音測定できるようにしたものである０ （２）従来技術と問題点 プログラムの処理時間を知る方法としては、プログラム
のステップ数を求め、ステップ数から計算する方法など
が知られているが、プ日グラムを処理する際にはモニタ
などが介在するのでプログラム・ステップ数から処理時
間を求めるためには複雑な計算を必要とする。また、ア
ドレス−散積出機構によりてアドレス・バス上のアドレ
ス・データ全監視し１例えばアドレス学バス上にアドレ
ス中データＡＩが現われた時点Ｔ１からアドレス・デー
タＡ！が現われた時点Ｔ嘗までの時間を測定する方法も
考えられるがこのような方法では複数のアドレス設定器
を必要とするという欠点がある。
置において、ソフトウェア的な処理によりてプ四グ２ム
の処理時間音測定できるようにしたものである０ （２）従来技術と問題点 プログラムの処理時間を知る方法としては、プログラム
のステップ数を求め、ステップ数から計算する方法など
が知られているが、プ日グラムを処理する際にはモニタ
などが介在するのでプログラム・ステップ数から処理時
間を求めるためには複雑な計算を必要とする。また、ア
ドレス−散積出機構によりてアドレス・バス上のアドレ
ス・データ全監視し１例えばアドレス学バス上にアドレ
ス中データＡＩが現われた時点Ｔ１からアドレス・デー
タＡ！が現われた時点Ｔ嘗までの時間を測定する方法も
考えられるがこのような方法では複数のアドレス設定器
を必要とするという欠点がある。
（３）発明の目的
本発明は、上記のより−な欠点金除去するものでめりて
、アドレス−散積出機構を有するデータ処理装置に僅か
なソフトウェアを付加するだけでプログラムの処理時間
全測定できるプログラム処理時間測定方式を提供するこ
とｔ目゛的としている。
、アドレス−散積出機構を有するデータ処理装置に僅か
なソフトウェアを付加するだけでプログラムの処理時間
全測定できるプログラム処理時間測定方式を提供するこ
とｔ目゛的としている。
（４） 発明の構成
そしてそのため、本発明のプログラム処理時間測定方式
は、中央処理装置と、メモリと、アドレス−散積出機構
とを具備し、該アドレス一致検出機構がアドレス・バス
上のアドレス・データと設定アドレス・データとが一致
したとき一致信号を出力するように構成されているシス
テムにおいて、アドレス■からアドレス■までのプロゲ
ラ′ム部分の処理時間を測定するとき。
は、中央処理装置と、メモリと、アドレス−散積出機構
とを具備し、該アドレス一致検出機構がアドレス・バス
上のアドレス・データと設定アドレス・データとが一致
したとき一致信号を出力するように構成されているシス
テムにおいて、アドレス■からアドレス■までのプロゲ
ラ′ム部分の処理時間を測定するとき。
アドレス■の本来の命令管アドレスＴＥＳＴＩに分岐す
ると共に次の命令のアドレスをレジスタに保存する九め
命令と置き換え、アドレスＣＨＥＣＫに分岐すると共に
次の命令のアドレスをレジスタに保存するための命令、
アドレス■の本来の命令、およびレジスタの内容で示さ
れるアドレス罠分岐するための命令を含む命令列をアド
レスＴＥＳＴＩに書込み、非操作命令およびレジスタの
内容で示されるアドレスに分岐するための命令管アドレ
スＣＨＥＣＫに書込み。
ると共に次の命令のアドレスをレジスタに保存する九め
命令と置き換え、アドレスＣＨＥＣＫに分岐すると共に
次の命令のアドレスをレジスタに保存するための命令、
アドレス■の本来の命令、およびレジスタの内容で示さ
れるアドレス罠分岐するための命令を含む命令列をアド
レスＴＥＳＴＩに書込み、非操作命令およびレジスタの
内容で示されるアドレスに分岐するための命令管アドレ
スＣＨＥＣＫに書込み。
アドレス■の本来の命令をアドレスＴＥＳＴ２に分岐す
ると共に次の命令のアドレス全レジスタに保存するため
の命令と置き換え、アドレスＣＨＥＣＫに分岐すると共
に次の命令のアドレスをレジスタに保存する九めの命令
、アドレス■の本来の命令およびレジスタで示されるア
ドレスに分岐するための命令を含む命令利金アドレスＴ
ＥＳＴ２に書込み、且つ上記アドレス−散積出機構の設
定アドレスをアドレスＣＨＥＣＫとすることｔ−特徴と
するものである。
ると共に次の命令のアドレス全レジスタに保存するため
の命令と置き換え、アドレスＣＨＥＣＫに分岐すると共
に次の命令のアドレスをレジスタに保存する九めの命令
、アドレス■の本来の命令およびレジスタで示されるア
ドレスに分岐するための命令を含む命令利金アドレスＴ
ＥＳＴ２に書込み、且つ上記アドレス−散積出機構の設
定アドレスをアドレスＣＨＥＣＫとすることｔ−特徴と
するものである。
（５）発明の実施例
以下１本発明を図面を参照しつつ説明する。
第１図は本発明におけるハードウェア構成の１実施例を
示す図、第２図はシンクロスコープ上のパルス波形を示
す図、第３図は本発明におけるソフトウェア構成の１実
施例を示す図である。
示す図、第２図はシンクロスコープ上のパルス波形を示
す図、第３図は本発明におけるソフトウェア構成の１実
施例を示す図である。
第１図において、ｉｔ；ｉ中央処理装置、２はメモリ、
３はアドレス・パス、４ｔｌアドレス−散積出機構、５
はアドレス・データ設定回路、６はデータ比較回路、７
はアドレス一致信号出力回路、８はシンクロスコープ金
それぞれ示している。
３はアドレス・パス、４ｔｌアドレス−散積出機構、５
はアドレス・データ設定回路、６はデータ比較回路、７
はアドレス一致信号出力回路、８はシンクロスコープ金
それぞれ示している。
中央処理装置ｌはメモリ２内の命令やデータをフェッチ
して命令を実行する。アドレス−散積出機構４は、アド
レス・データ設定回路５゜データ比較回路６およびデー
タ一致信号出力回路７を有している。データ比較回路６
は、アドレス・データ設定回路５で設定されたアドレス
・データとアドレス・バス上のアドレス・データとを比
較し、両者が一致したときに一致をデータ一致信号出力
回路７へ通知する。データー一致信号出力回路７は、一
致が通知されるとパルス信号管出力し、このパルス信号
がシンクロスコープ８上に表示される。第２図はシンク
ロスコープ８上のパルス波形を示すものである。
して命令を実行する。アドレス−散積出機構４は、アド
レス・データ設定回路５゜データ比較回路６およびデー
タ一致信号出力回路７を有している。データ比較回路６
は、アドレス・データ設定回路５で設定されたアドレス
・データとアドレス・バス上のアドレス・データとを比
較し、両者が一致したときに一致をデータ一致信号出力
回路７へ通知する。データー一致信号出力回路７は、一
致が通知されるとパルス信号管出力し、このパルス信号
がシンクロスコープ８上に表示される。第２図はシンク
ロスコープ８上のパルス波形を示すものである。
第３図、は本発明における２７トウエア構成の１実施例
管示すものである０第３図において、処理時間全測定し
たいポイントは■から［Ｆ］までである。先ず０のアド
レスの命令管 ＢＡＬ ＴＥＳＴＩ に変換する。この命令は１次の命令のアドレス全レジス
タにセットし、ＴＥＳＴＩに分岐するための命令である
。ＴＥＳＴＩは、メモリの空エリアｅζ以下の命令をセ
ットしたアドレスである０ ＴＥＳＴＩ ＢＡＬ ＣＨＥＣＫ■′ ＲＥＴ こ＼で■／＃ｉωのところに入りていた命令を実行させ
るための命令であり、ＲＥＴはレジスタの内容で指定さ
れ次アドレスに無条件分岐するための命令であ！Ｊ、Ｃ
ＨＥＣＫはメモリ上の空エリアに以下の命令をセットし
たアドレスである。
管示すものである０第３図において、処理時間全測定し
たいポイントは■から［Ｆ］までである。先ず０のアド
レスの命令管 ＢＡＬ ＴＥＳＴＩ に変換する。この命令は１次の命令のアドレス全レジス
タにセットし、ＴＥＳＴＩに分岐するための命令である
。ＴＥＳＴＩは、メモリの空エリアｅζ以下の命令をセ
ットしたアドレスである０ ＴＥＳＴＩ ＢＡＬ ＣＨＥＣＫ■′ ＲＥＴ こ＼で■／＃ｉωのところに入りていた命令を実行させ
るための命令であり、ＲＥＴはレジスタの内容で指定さ
れ次アドレスに無条件分岐するための命令であ！Ｊ、Ｃ
ＨＥＣＫはメモリ上の空エリアに以下の命令をセットし
たアドレスである。
ＣＨＥＣＫ ＮＯＰ
ＲＥＴ
こ＼で、ＮＯＰは無操作を示す命令であるＯｌた。■の
アドレスの命令を ＢＡＬ Ｔ′ＥＳＴ２ に変更する。こ＼で、ＴＥＳＴ２はメモリの空エリアに
以下の命令をセットしたアドレスである０ ＴＥＳＴ２ ＢＡＬ ＣＨＥＣＫ［Ｆ］′ ＲＥＴ ωは■のところに入っていた命令を実行させるための命
令である。
アドレスの命令を ＢＡＬ Ｔ′ＥＳＴ２ に変更する。こ＼で、ＴＥＳＴ２はメモリの空エリアに
以下の命令をセットしたアドレスである０ ＴＥＳＴ２ ＢＡＬ ＣＨＥＣＫ［Ｆ］′ ＲＥＴ ωは■のところに入っていた命令を実行させるための命
令である。
第３図のプログラムの実行が開始され、アドレス０の命
令が実行されると、ＴＥ）ＳＴＩに分岐し、次にＣＨＥ
ＣＫに分岐し、次に■′の命令が実行され、次に王ルー
チン忙リターンする。
令が実行されると、ＴＥ）ＳＴＩに分岐し、次にＣＨＥ
ＣＫに分岐し、次に■′の命令が実行され、次に王ルー
チン忙リターンする。
主ルーチンが実行されて、アドレス■の命令が実行され
ると、ＴＥＳＴ２に分岐し、ＣＨＥＣＫに分岐し、αの
命令が実行され、主ルーチンにリターンする。アドレス
ＣＨＥＣＫを第１図のアドレス・データ設定回路５で設
定しておけば１点ωから点■までのプログラム部分を実
行するに要した時間を測定することが出来る。
ると、ＴＥＳＴ２に分岐し、ＣＨＥＣＫに分岐し、αの
命令が実行され、主ルーチンにリターンする。アドレス
ＣＨＥＣＫを第１図のアドレス・データ設定回路５で設
定しておけば１点ωから点■までのプログラム部分を実
行するに要した時間を測定することが出来る。
（６） 発明の効果
以上の説明から明らかなようＫ、本発明は。
必要とするハードウェア構成が簡単なことおよび追加す
べきソフトウェア構成も僅かであること等の利点を有し
ている。前述の説明では、■〜のまでの２点間であった
が■部ＴＥＳＴ３を同様に追加すれば＠−■−■の３点
間の側足が可能となる。さらに１本発明によれば、チェ
ックポイントでチェックアドレス分岐条件を簡単に追加
することによりより詳細な測定が行える。
べきソフトウェア構成も僅かであること等の利点を有し
ている。前述の説明では、■〜のまでの２点間であった
が■部ＴＥＳＴ３を同様に追加すれば＠−■−■の３点
間の側足が可能となる。さらに１本発明によれば、チェ
ックポイントでチェックアドレス分岐条件を簡単に追加
することによりより詳細な測定が行える。
たとえば、前述のチェックポイント０部が共通サブルー
チン部であった場合０点は何回も通過することになる。
チン部であった場合０点は何回も通過することになる。
その場合プログラム■（タスクのが本サブルーチンを使
用した時のみチェックアドレスに分岐する様なプログラ
ムをＴＥＳＴＩ部に追加する拳によりプログラム■が０
部を通過した時のみ、チェックアドレスに分岐する事に
なる。
用した時のみチェックアドレスに分岐する様なプログラ
ムをＴＥＳＴＩ部に追加する拳によりプログラム■が０
部を通過した時のみ、チェックアドレスに分岐する事に
なる。
＃！１図は本発明におけるハードウェア構成の１実施例
を示す図、第２図はシンクレスジープ上のパルス波形を
示す図、第３図は本発明におけ′るソフトウェア構成の
１実施例を示す図である。 １・・・中央処理装置、２・・・メモリ、３・・・アド
レス・バス、４・・・アドレス−散積出機構、５・・・
アドレス・データ設定回路、６・・・データ比較回路、
７・・・アドレス一致信号出力回路、８・・・シンクロ
スコープ。 特軒出願人 富士通株式会社 代理人弁理士 京 谷 四 部
を示す図、第２図はシンクレスジープ上のパルス波形を
示す図、第３図は本発明におけ′るソフトウェア構成の
１実施例を示す図である。 １・・・中央処理装置、２・・・メモリ、３・・・アド
レス・バス、４・・・アドレス−散積出機構、５・・・
アドレス・データ設定回路、６・・・データ比較回路、
７・・・アドレス一致信号出力回路、８・・・シンクロ
スコープ。 特軒出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- 中央処理装置と、メモリと、アドレス−散積出機構とを
具備し、該アドレス一致検出機構がアドレス・パス上の
アドレス−データと設定アドレス・データとが一致した
とき一致信号を出力するように構成されているシステム
において、アドレスωからアドレス０までのプログラム
部分の処理時間を測定するとき、アドレスωの本来の命
令をアドレスＴＥＳＴＩに分岐すると共に次の命令のア
ドレスをレジスタに保存するための命令と置き換え、ア
ドレスＣＨＥＣＫに分岐すると共に次の命令のアドレス
をレジスタに保存するための命令、アドレス■の本来の
命令、およびレジスタの内容で示されるアドレスに分岐
するための命令管含む命令列をアドレスＴＥＳＴＩに書
込み、非操作命令およびレジスタの内容で示されるアト
°レスに分岐するための命令ｔアドレスＣＨＥＣＫに書
込み、アドレス■の本来の命令管アドレスＴＥＳＴ２に
分岐すると共に次の命令のアドレスをレジスタに保存す
るための命令と置き換え、アドレスＣＨＥＣＫに分岐す
ると共に次の命令のアドレス金レジスタに保存するため
の命令、アドレス■の本来の命令およびレジスタで示さ
れるアドレスに分岐するための命令管含む命令列管アド
レスＴＥＳＴ２に書込み、且つ上記アドレス−歇検出機
構の設定アドレスをアドレスＣＨＥＣＫとすることｔ−
特徴とするプログラム処理時間測定方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204204A JPS58105359A (ja) | 1981-12-17 | 1981-12-17 | プログラム処理時間測定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204204A JPS58105359A (ja) | 1981-12-17 | 1981-12-17 | プログラム処理時間測定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58105359A true JPS58105359A (ja) | 1983-06-23 |
Family
ID=16486552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204204A Pending JPS58105359A (ja) | 1981-12-17 | 1981-12-17 | プログラム処理時間測定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105359A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013065148A (ja) * | 2011-09-16 | 2013-04-11 | Lapis Semiconductor Co Ltd | プログラム性能の測定方法 |
-
1981
- 1981-12-17 JP JP56204204A patent/JPS58105359A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013065148A (ja) * | 2011-09-16 | 2013-04-11 | Lapis Semiconductor Co Ltd | プログラム性能の測定方法 |
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