JPH1198415A

JPH1198415A - 増幅型固体撮像装置

Info

Publication number: JPH1198415A
Application number: JP9259023A
Authority: JP
Inventors: Yasushi Watanabe; 恭志渡辺
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-09-24
Filing date: 1997-09-24
Publication date: 1999-04-09

Abstract

(57)【要約】【課題】ドレイン近傍においてインパクトイオン化を
抑制でき、偽信号のない高画質の信号を連続的な撮像動
作を含むどのような動作条件においても得ることがで
き、且つドレインに過剰電流が流れるのを防止する。【解決手段】読み出し期間以外の光電変換蓄積動作時
には、全期間にわたり、トランジスタ２４がオフし、ト
ランジスタ２５がオンするので、ドレインバス１３は低
電泣側電源Ｖ_Lに接続される。このため、読み出し期間
以外の全期間にわたりドレインとゲート電極間の電位差
が低く抑えられて、低暗電流が達成される。更に、ドレ
イン低電位側の電圧をゲートのチャネルポテンシャルよ
り深く設定し、ゲートを介してドレイン高電位側との間
で電流が流れることがない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画素毎に増幅機能
を持たせ、走査回路により読み出す増幅型固体撮像装置
に関し、より詳しくは、増幅手段としてＦＥＴ（電界効
果トランジスタ）を用い、特に暗時出力を大幅に低減で
きる増幅型固体撮像装置に関する。

【０００２】

【従来の技術】固体撮像装置の一例として、マトリクス
状に配置した各画素毎に増幅機能を持たせ、走査回路に
より読み出す増幅型固体撮像装置が提案されている。こ
の種の増幅型固体撮像装置において、画素内での増幅に
はトランジスタを用いるのが一般的であり、増幅用トラ
ンジスタと光電変換部とを平面的に配置した横型と、増
幅用トランジスタと光電変換部とを立体的に配置した縦
型とに大別される。

【０００３】横型の増幅型固体撮像装置としては、ＡＭ
Ｉ（ＡｍｐｌｉｆｉｅｄＭＯＳＩｍａｇｅｓｅｎｓ
ｏｒ）型やＡＰＳ（ＡｃｔｉｖｅＰｉｘｅｌＳｅｎ
ｓｏｒ）型が知られているが、以下の議論では縦型を主
に扱う。

【０００４】縦型の増幅型固体撮像装置としては、トラ
ンジスタの種類によりＳＩＴ型、バイポーラ型及びＭＯ
Ｓ型等に分けられるが、読み出しの走査回路は通常ＭＯ
Ｓ型が構成容易なため、走査回路とモノリシックに作製
できる利点を有するＭＯＳ型画素の方が装置全体の構成
上及びコスト上有利である。

【０００５】更に、ＭＯＳ型画素としては、画素内に単
一のＭＯＳ−ＦＥＴを含むＣＭＤ（ＣｈａｒｇｅＭｏ
ｄｕｌａｔｉｏｎＤｅｖｉｃｅ）型、ＦＧＡ（Ｆｌｏ
ａｔｉｎｇＧａｔｅＡｒｒａｙ）型及びＢＣＭＤ
（ＢｕｌｋＣｈａｒｇｅＭｏｄｕｌａｔｉｏｍＤ
ｅｖｉｃｅ）型等が知られている。

【０００６】これらＣＭＤ型の画素、ＦＧＡ型の画素及
びＢＣＭＤ型の画素は、図１２（ａ）に示すように同一
の回路構成によって模式的に示される。ここで、図中の
符号Ｇ、Ｓ、Ｄは、それぞれゲート、ソース、ドレイン
を示す。

【０００７】このような画素構成において、ゲート電極
を貫いて入射した光ｈνにより発生した信号電荷は、ゲ
ートＧ直下に相当する半導体基板（図示せず）の表面近
傍に蓄積し、この信号電荷によるＭＯＳ−ＦＥＴの特性
変化が、ドレインＤに電圧を印加することにより、ソー
スＳ側で検出される。

【０００８】ところで、上記のＣＭＤ型の画素、ＦＧＡ
型の画素及びＢＣＭＤ型の画素では、いずれも高い駆動
電圧が必要になるという問題点を有する。

【０００９】このような問題点を解決する増幅型固体撮
像装置として、本願出願人が特開平８−７８６５３号公
報で先に提案したものがある。この画素は、マトリクス
状に配置した各画素内に２つのゲートを有しており、そ
のことにより、以下ではＴＧＭＩＳ（ＴｗｉｎＧａｔ
ｅＭＯＳＩｍａｇｅＳｅｎｓｏｒ）型と称する。

【００１０】図１２（ｂ）は、ＴＧＭＩＳ型の画素を模
式的に示しており、同図（ａ）に示すＣＭＤ型の画素、
ＦＧＡ型の画素及びＢＣＭＤ型の画素とは、ゲートＧ下
の半導体基板の表面近傍に蓄積した信号電荷を半導体基
板側へ排出するリセットゲートＲＧが付加されている点
が異なる。即ち、このＴＧＭＩＳ型の画素では、画素内
にゲートＧ、リセットゲートＲＧといった２つのゲート
が設けられている。

【００１１】図１３は、ＣＭＤ型、ＦＧＡ型又はＢＣＭ
Ｄ型からなるＭＯＳ型の縦型画素１１１を用いた２次元
の増幅型固体撮像装置を示す。垂直走査回路１２０に
は、信号読み出し時に行単位で画素１１１を選択する複
数のクロックライン１１２，１１２…が接続されてい
る。図上水平方向に相当する行方向の各画素１１１，１
１１…のドレインは同一のドレインバス（ドレインバス
ライン）１１３に接続されており、各ドレインバス１１
３，１１３…は同一の電源ラインに接続されている。こ
の結果、全画素１１１，１１１…のドレインが共通に電
源Ｖ_Dに接続された構成になっている。

【００１２】図上垂直方向に相当する列方向には、複数
本の信号線１１４，１１４…が配線されており、信号線
１１４には各画素１１１，１１１…のソースが列単位で
共通に接続されている。信号線１１４からの信号は、水
平走査回路１２１からの信号１１５によりＭＯＳスイッ
チ１１６，１１６…が順次水平方向に選択され、水平信
号線１１７に接続される。水平信号線１１７はアンプ１
１８を介して出力端子１１９に接続されており、出力端
子１１９より撮像信号が出力される。

【００１３】なお、図中のＭＯＳスイッチ１２２は、信
号線１１４から信号が読み出されていない期間に、この
信号線１１４を接地しておくためのものである。

【００１４】

【発明が解決しようとする課題】図１４は、図１２及び
図１３に示すＭＯＳ−ＦＥＴ型画素での動作をより詳細
に示す。なお、以下ではＭＯＳ−ＦＥＴがｎチャネル型
の場合を例にとって説明する。従って、その構成は、図
１４に示すように、ｐ基板１１００上にｎ層１１０１が
形成され、ｎ層１１０１上に絶縁膜（図示せず）を介し
てゲート電極１１０２が形成されている。また、ｎ層１
１０１内には、高濃度ｎ⁺層からなるドレイン１１０３
とソース１１０４がゲート電極１１０２を水平方向に挟
んで形成されている。

【００１５】さて、今、ＭＯＳ−ＦＥＴが光電変換蓄積
動作にある場合を想定すると、この場合には、ドレイン
１１０３には電位Ｖ_Dが印加され、ゲート電極１１０２
には電位Ｖ_Gが印加されている。また、ソース１１０４
はフローティング状態にある。

【００１６】ゲート電極１１０２を貫いて入射した光ｈ
νは、光電変換により電子／正孔対を生じ、電子は主に
ドレイン１１０３へ流出するが、正孔はゲート電極１１
０２下の半導体基板、即ちｐ基板１１００の表面近傍に
閉じ込められ、これが信号電荷となる。

【００１７】ところで、ＭＯＳ−ＦＥＴが光電変換蓄積
動作にある場合には、ゲート電位Ｖ_Gは低い値となる。
他方、ドレイン電位Ｖ_Dは常に高い値である。従って、
ゲート電極１１０２とドレイン１１０３との間の電位差
は大きくなり、大きな電界が発生する。このため、ドレ
イン１１０３近傍のｎ層１１０１内では、インパクトイ
オン化が発生する確率が高くなる。

【００１８】ここで、インパクトイオン化により電子／
正孔対が生じると、電子は速やかにドレイン１１０３へ
吸収される。これに対して、正孔はｐ基板１１００の近
傍で発生したものはｐ基板１１００側へ排出されるもの
の、ゲート電極１１０２の近傍で発生したものはゲート
電極１１０２下のｐ基板１１００の表面近傍に閉じ込め
られ、信号電荷と見分けがつかなくなる。即ち、結晶欠
陥等により発生する暗時のリーク電流と同様、白点や地
ムラ模様の偽信号となって、画質を著しく劣化させる。

【００１９】このような問題点を解決するためには、光
電変換蓄積動作時のドレイン１１０３とゲート電極１１
０２との間で発生する電界集中を低減すればよく、その
ような手法の一例として、ドレイン電圧を信号蓄積時に
低下させる手法（細貝他、「４００万画素ＣＭＤイメー
ジセンサ」、映像情報メディア学会技術報告、ＩＰＵ９
７−１５、ｐ．３７，１９９７年３月）が提案されてい
る。

【００２０】図１５はこの手法を示し、ドレイン１１０
３への印加電圧Ｖ_Dを小さくし、ゲート電極１１０２へ
の印加電圧Ｖ_Gとの電位差が小さくなるようにしてい
る。

【００２１】しかしながら、この場合、上述のように、
全画素のドレインは共通の電源Ｖ_Dに接続されており、
ドレイン電位Ｖ_Dは素子全体で一体となって変化するた
め、信号電荷の読み出しが始まると、未読み出し行では
まだ光電変換蓄積動作中であるにもかかわらず、従来と
同様の高い電位をドレインに印加せざるを得ない。この
ため、読み出し期間が長引けば長引く程、リーク電流が
増大し、画質を劣化させるという問題がある。また、読
み出し動作と蓄積動作が同時に進行する連続的な撮像動
作に適用できないという間題もある。

【００２２】他の従来例として、図１６Ａ〜図１６Ｃに
示すように、ドレインを行単位で別々に形成し、ドレイ
ン電圧の印加は、読み出し行で高い電圧を、非読み出し
行では低い電圧とするものが知られている。

【００２３】ここで、図１６Ａは平面パターン図であ
り、図１６Ｂはそれに対応するタイミング図である。ま
た、ドレイン電圧は、読み出し時はＶ_D、非読み出し時
はＶとし、Ｖの値は０≦Ｖ＜Ｖ_Dで、０Ｖ時には、偽信
号が極めて小さくなって効果が大きいとしている。

【００２４】しかしながら、この場合、次のような問題
を伴う。この従来例における画素部ポテンシャルを図１
６Ｃに示す。ここで、ゲートに印加する電圧は、Ｖ_ST、
Ｖ_RD、Ｖ_Rと３段階に変化する。また、ドレイン電圧
は、Ｖ_D、Ｖと２段階に変化する。

【００２５】しかしながら、図１６Ｂに示す期間Ａで
は、隣接する２行のドレインＶ_D1、Ｖ _D2でＶ_DとＶの電
位差があるにもかかわらず、間のゲートＶ_G2、Ｖ_G3の電
位はＶ_RDと比較的高い値となり、チャネルがオンとなっ
て、電流が流れてしまう。

【００２６】このため、もしゲート電圧がＶ_RDとなる状
態を廃止し、光電変換蓄積時はＶ_STのみとすると、低光
量時には問題はなくなる。しかし、過大光量時は、過剰
電荷の排出ができず、チャネルポテンシャルが図１６Ｃ
中に点線で示すように変化し、やはりチャネルがオンと
なってしまう。更に、ドレイン電圧Ｖの値が０Ｖでは、
ゲート電圧が低い値Ｖ_STで、且つ過大光がない場合で
も、チャネルはオンとなる。

【００２７】なお、図１６Ａにおいて、図１３と対応す
る部分については、同一又は関連する符号（例えば、添
字ａ、ｂを付加）を付してある。

【００２８】このように、従来の駆動方式では、ＣＭＤ
型、ＦＧＡ型、ＢＣＭＤ型及びＴＧＭＩＳ型のいずれの
ＭＯＳ−ＦＥＴを画素として用いる増幅型固体撮像装置
においても、読み出し期間が長引けば長引く程、リーク
電流が増大し、画質を劣化させる、読み出し動作と蓄積
動作が同時に進行する連続的な撮像動作に適用できない
という問題があった。

【００２９】また、ドレイン電圧を変化させた場合に
は、過剰なドレイン電流が流れるという問題があった。

【００３０】なお、増幅型固体撮像装置の他の例とし
て、接合ゲート型のＦＥＴを画素として用いるものもあ
るが、上記駆動方式を採用する以上、上記同様の問題点
を有する。

【００３１】本発明は、このような現状に鑑みてなされ
たものであり、ドレイン近傍においてインパクトイオン
化を抑制でき、白点や地ムラ模様等の偽信号のない高画
質の信号を連続的な撮像動作を含むどのような動作条件
においても得ることができ、更にはドレインに過剰な電
流が流れるのを防止できる増幅型固体撮像装置を提供す
ることを目的とする。

【００３２】

【課題を解決するための手段】本発明の増幅型固体撮像
装置は、半導体基体の一表面側にＦＥＴが形成され、該
ＦＥＴのゲート領域に入射する光により発生し、ゲート
領域に相当する該半導体基体の表面近傍に蓄積される信
号電荷による該ＦＥＴの特性変化を、該ＦＥＴのドレイ
ンに電圧を印加して、該ＦＥＴのソース側で検出するよ
うに構成した増幅型光電変換素子を画素とし、該画素を
多数マトリクス状に配列してなる増幅型固体撮像装置で
あって、選択された画素のドレイン領域のみに第１の電
圧を印加し、非選択画素のドレイン領域には該第１の電
圧より低い第２の電圧を印加するようにした増幅型固体
撮像装置において、該第２の電圧の値は、該非選択画素
において、該第１の電圧と該第２の電圧間で電流が流れ
ない、該半導体基体電圧より高い電圧に設定しており、
そのことにより上記目的が達成される。

【００３３】好ましくは、前記各画素は、非選択時にお
いて該画素内の信号電荷が定められた量以上は蓄積しな
いよう、過剰電荷の排出がなされるブルーミング抑圧機
能を有する構成とする。

【００３４】また、好ましくは、前記各画素を構成する
各増幅型光電変換素子の、前記ソースが第１の方向の信
号線に列単位で共通接続され、前記ゲート領域の電位を
制御するゲート電極が該第１の方向と直交する第２の方
向のクロックラインに行単位で接続され、且つ前記ドレ
インが第２の方向のドレインバスに行単位で接続され、
該ドレインに印加する電圧は、当該ドレインに対応する
前記ゲート領域のクロックライン電圧と同期して行単位
で変化するように構成する。

【００３５】また、好ましくは、第２の方向に配列され
た前記ゲート領域の電位を制御する前記クロックライン
に印加する電圧と、当該ゲート領域の両側に隣接する第
２の方向に配列された前記ドレイン領域との電圧とが、
同期して行単位で変化するように構成する。

【００３６】また、好ましくは、前記半導体基体は第１
導電型の半導体基体であり、該半導体基体の前記ゲート
領域が第２導電型の半導体層である構成とする。

【００３７】また、好ましくは、前記ＦＥＴはＭＯＳ型
ＦＥＴであり、前記第２導電型の半導体層の表面に絶縁
膜を介して前記ゲート電極が形成されている構成とす
る。

【００３８】また、好ましくは、前記ＦＥＴは接合ゲー
ト型ＦＥＴであり、前記第２導電型の半導体層の表面に
高濃度の第１導電型の半導体層が形成されている構成と
する。

【００３９】また、好ましくは、前記半導体基体の表面
側に、前記ゲート電極に隣接して第２のゲート電極が形
成され、該第２のゲート電極を介して該ゲート電極下に
蓄積された信号電荷を該半導体基体側へ排出するように
構成する。

【００４０】また、好ましくは、前記半導体基体を接地
電位とし、前記ドレインを、信号読み出し時には高電位
側に接続する一方、信号蓄積時には低電位側へ接続する
ように構成する。

【００４１】また、好ましくは、前記各増幅型光電変換
素子の、前記ソースが第１の方向の信号線に列単位で共
通接続され、前記ゲート電極が該第１の方向と直交する
第２の方向の第１のクロックラインに行単位で接続さ
れ、前記ドレインが第２の方向のドレインバスに行単位
で接続され、且つ前記第２のゲート電極が第２の方向の
第２のクロックラインに行単位で接続されている構成と
する。

【００４２】また、好ましくは、前記クロックライン又
は前記第１のクロックラインは垂直走査回路に接続さ
れ、前記ドレインバスは、該垂直走査回路からの信号に
より制御されるスイッチ手段を介して高電位側に接続さ
れる期間と低電位側に接続される期間とが交互するよう
に構成する。

【００４３】また、好ましくは、前記クロックライン又
は前記第１のクロックラインは前記垂直走査回路に接続
され、前記ドレインバスは、該垂直走査回路からの信号
により制御されるスイッチ手段を介して高電位側に接続
される期間と低電位側に接続される期間とが交互するよ
う構成され、且つ前記第２のクロックラインは第２の垂
直走査回路に接続されている構成とする。

【００４４】また、好ましくは、前記第１の方向の各信
号線は、水平走査回路により順次該各信号線が選択され
る水平読み出し回路を介して出力信号線に接続されてい
る構成とする。

【００４５】また、好ましくは、前記各信号線と前記水
平読み出し回路との間に、相関２重サンプリング回路が
挿入されている構成とする。

【００４６】以下に本発明の作用を説明する。

【００４７】ドレインとゲート領域に相当する半導体基
体の表面近傍との電位差を、当該画素での読み出し動作
を行う期間を除く全期間を通じ、読み出し期間中の電位
差よりも低く設定する構成によれば、信号蓄積時におけ
るドレインと半導体基体の表面近傍との電位差を大幅に
低減することが可能になる。即ち、このような構成によ
れば、画素のドレインには、読み出し時の極めて短い時
間の間にのみ高電位が印加され、それ以降の画素が信号
蓄積を行う全期間を通してドレインは低電位に保たれる
ので、ドレインと半導体基体の表面近傍との電位差を大
幅に低減することが可能になるのである。

【００４８】ここで、ドレインを、信号読み出し時には
高電位側に接続する一方、信号蓄積時には低電位側へ接
続する構成において、この低電位を画素が非読み出し動
作状態でのチャネルポテンャルよりも高い電位に設定す
ることにより、ドレイン高電位側から低電位側へチャネ
ルを介して電流が流れることが防止されるので、当該ド
レインが悪影響を及ぼすことがない。

【００４９】この結果、ＭＯＳ−ＦＥＴがｎチャネル型
の場合を例にとって説明すると、ｎ層内ドレイン近傍で
のインパクトイオン化を抑制できるので、極めて低い暗
電流を達成できる。このため、白点や地ムラ模様等の偽
信号の無い高画質の信号を連続的な撮像動作を含むどの
ような動作条件においても得ることが可能となる。

【００５０】ここで、本発明でいう、ドレインとゲート
領域に相当する半導体基体の表面近傍との電位差を、当
該画素での読み出し動作を行う期間を除く全期間を通
じ、読み出し期間中の電位差よりも低く設定するとは、
文字通り、ドレインとゲート領域に相当する半導体基体
（又は半導体基板）の表面近傍との電位差を、当該画素
での読み出し動作を行う期間を除く全期間を通じ、読み
出し期間中の電位差よりも低く設定する技術内容と、ド
レインとゲート電極との電位差を、当該画素での読み出
し動作を行う期間を除く全期間を通じ、読み出し期間中
の電位差よりも低く設定する技術内容との双方を含む概
念である。

【００５１】即ち、本発明が適用される画素には、上述
のＣＭＤ型、ＦＧＡ型、ＢＣＭＤ型又はＴＧＭＩＳ型と
いったゲート電極が受光部の上面全面を覆うタイプ（図
２参照）のものや、ゲート電極が受光部の周辺部のみを
覆う接合ゲート型タイプ（図１０参照）のものや、ゲー
ト電極がないタイプのものがあり、ゲート電極が受光部
の周辺部のみを覆うタイプのものや、ゲート電極がない
接合ゲート型タイプのものにあっては、ドレインとゲー
ト領域に相当する半導体基体（又は半導体基板）の表面
近傍との電位差を、当該画素での読み出し動作を行う期
間を除く全期間を通じ、読み出し期間中の電位差よりも
低く設定する条件が適用され、ゲート電極が受光部の上
面全面を覆うタイプのものにあっては、ドレインとゲー
ト電極との電位差を、当該画素での読み出し動作を行う
期間を除く全期間を通じ、読み出し期間中の電位差より
も低く設定する条件が適用されるのである。

【００５２】上記の条件は、各画素を構成する各増幅型
光電変換素子の、ソースが第１の方向の信号線に列単位
で共通接続され、ゲート領域の電位を制御するゲート電
極が第１の方向と直交する第２の方向のクロックライン
に行単位で接続され、且つドレインが第２の方向のドレ
インバスに行単位で接続され、ドレインに印加する電圧
を行単位で制御する構成によって達成できる。

【００５３】即ち、このような構成によれば、ドレイン
が行単位で制御され、他方、信号読み出し動作及び光電
変換蓄積動作も行単位で制御されるので、行単位のドレ
インは信号読み出し期間と光電変換蓄積期間とで完全に
分離制御可能となり、ドレイン電位を信号蓄積期間の全
期間にわたり、信号読み出し期間での電位よりも低下さ
せることが可能となるからである。

【００５４】信号蓄積期間の全期間と、信号読み出し期
間でのドレイン電位の調整は、半導体基体を接地電位と
し、ドレインを、信号読み出し時には高電位側に接続す
ると共に、信号蓄積時には低電位側に接続する構成によ
って容易に達成できる。

【００５５】また、半導体基体の表面側に、ゲート電極
に隣接して第２のゲート電極を形成し、この第２のゲー
ト電極を介してゲート電極下に蓄積された信号電荷を半
導体基体側へ排出する構成によれば、信号蓄積を行う全
期間にわたりドレインを低電位に固定しても、第２のゲ
ート電極、即ちリセットゲートによりチャネルポテンシ
ャルは限界値以下に低下することはないので、ドレイン
がチャネルを介して読み出し用の信号線に悪影響を及ぼ
すことはない。よって、ブルーミング現象の発生を確実
に抑制できる。

【００５６】また、第１の方向の信号線が、水平走査回
路により順次各信号線が選択される水平読み出し回路を
介して出力信号線に接続される構成とし、各信号線と水
平読み出し回路との間に相関２重サンプリング回路を挿
入する構成によれば、画素毎の暗時レベルのばらつきが
相殺されるので、インパクトイオン化の抑制と相俟っ
て、極めて高画質の信号を得ることが可能となる。

【００５７】また、以上の本発明では、素子構成と駆動
方法を改良するだけで上記作用を奏することができるの
で、ＭＯＳ−ＦＥＴ構造の増幅型固体撮像素子の特徴を
そのまま残すことが可能となる。即ち、上記したＣＭＤ
型、ＦＧＡ型、ＢＣＭＤ型又はＴＧＭＩＳ型のいずれの
画素を有する増幅型固体撮像装置にも本発明を適用する
ことが可能である。

【００５８】また、画素が接合ゲート型のＦＥＴによっ
て構成されている増幅型固体撮像装置にも本発明を適用
することが可能である。

【００５９】

【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。

【００６０】（実施形態１）図１〜図４は本発明増幅型
固体撮像装置の実施形態１を示す。図１は本発明を適用
した２次元増幅型固体撮像装置の回路構成を示す。

【００６１】画素１１は、ＣＭＤ型、ＦＧＡ型又はＢＣ
ＭＤ型のＭＯＳ−ＦＥＴで構成されており、水平方向及
び垂直方向にマトリクス状に配置されている。行単位の
画素１１，１１…のゲートは同一のクロックライン１２
に共通に接続されており、クロックライン１２は行単位
で画素１１を選択する。また、行単位の画素１１，１１
…のドレインは同一のドレインバス１３に共通に接続さ
れている。更に、列単位の画素１１，１１…のソースは
同一の信号線１４に共通に接続されている。

【００６２】クロックライン１２は、インバータ２６及
びＮＡＮＤ回路２２を介して垂直走査回路２０に接続さ
れている。ＮＡＮＤ回路２２の他方端子には、水平ブラ
ンキング期間内にオンとなるクロック信号φ_Aが入力さ
れる。

【００６３】ドレインバス１３にはｐチャネル型のトラ
ンジスタ２４及びｎチャネル型のトランジスタ２５が接
続されている。ｐチャネル型のトランジスタ２４には高
電位側電源Ｖ_Hが接続され、ｎチャネル型のトランジス
タ２５には低電位側電源Ｖ_Lが接続されている。

【００６４】以上の回路構成において、垂直走査回路２
０からは、１水平走査期間（１Ｈ）毎に順次１行ずつず
れてオンするφ（ｉ）、φ（ｉ＋１）等の行選択信号２
１が出力される。クロックライン１２には、行毎に、φ
（ｉ）、φ（ｉ＋１）等の行選択信号２１と水平ブラン
キング期間内にオンとなるクロック信号φ_AとのＡＮＤ
信号が印加される。

【００６５】また、ドレインバス１３は、行毎に、ｐチ
ャネル型のトランジスタ２４及びｎチャネル型のトラン
ジスタ２５を介して、それぞれ高電位側電源Ｖ_Hと低電
位側電源Ｖ_Lへ選択的に切り替え接続され、両トランジ
スタ２４，２５には共通に信号２１とクロック信号φ_A
とのＮＡＮＤ信号が印加される。

【００６６】次に、図２に基づき上記画素１１の構成
を、ｎチャネル型の場合を例にとって説明する。図２に
示すように、ｐ基板１００上にｎ層１０１が形成され、
ｎ層１０１上に絶縁膜（図示せず）を介してゲート電極
１０２が形成されている。また、ｎ層１０１内には、高
濃度ｎ⁺層からなるドレイン１０３とソース１０４がゲ
ート電極１０２を水平方向に挟んで形成されている。

【００６７】上記構成において、ＭＯＳ−ＦＥＴが光電
変換蓄積動作にある場合を想定すると、ゲート電極１０
２を貫いて入射した光ｈνは、光電変換により電子／正
孔対を生じ、電子は主にドレイン１０３へ流出するが、
正孔はゲート電極１０２下の半導体基板、即ちｐ基板１
００の表面近傍に閉じ込められ、これが信号電荷とな
る。

【００６８】次に、図３に基づきクロックライン１２及
びドレインバス１３の動作について説明する。

【００６９】垂直走査回路２０からの信号２１、即ちφ
（ｉ），φ（ｉ＋１）等は、１水平走査期間（１Ｈ）の
幅を有し、１Ｈを単位として順次移動していく。従っ
て、クロックφ_Aとφ（ｉ），クロックφ_Aとφ（ｉ＋
１）等とのＡＮＤ信号、即ちφ_A・φ（ｉ），φ_A・φ
（ｉ＋１）等は、幅ＴＡを有し、１Ｈ単位で移動してい
く。

【００７０】以上の関係より、各画素１１，１１…のゲ
ートには、行単位で、φ_A・φ（ｉ），φ_A・φ（ｉ＋
１）等の信号が印加され、各画素１１，１１…を行単位
で水平ブランキング期間内の一定期間ＴＡ毎に、順次オ
ンする。一方、ｐチャネル型のトランジスタ２４及びｎ
チャネル型のトランジスタ２５には、ＮＡＮＤ出力、つ
まりバーφ_A・φ（ｉ），バーφ_A・φ（ｉ＋１）等の信
号が印加される。

【００７１】このため、各画素１１，１１…が行単位で
読み出される時、対応する行のｐチャネル型のトランジ
スタ２４がオンし、ｎチャネル型のトランジスタ２５が
オフするので、ドレインバス１３は高電位側電源Ｖ_Hへ
接続され、画素読み出しに必要な電源電位が供給され
る。

【００７２】一方、この読み出し期間以外の光電変換蓄
積動作時には、全期間にわたり、ｐチャネル型のトラン
ジスタ２４がオフし、ｎチャネル型のトランジスタ２５
がオンするので、ドレインバス１３は低電泣側電源Ｖ_L
に接続される。このため、読み出し期間以外の全期間に
わたりドレイン１０３とゲート電極１０２間の電位差が
低く抑えられて、低暗電流が達成される。

【００７３】なお、信号（ホール）の蓄積という面で
は、ドレインバイアスの大小は無関係であり、ドレイン
バイアスが大きければ暗電流が増えるだけである。

【００７４】次に、図４に基づき以上の動作におけるド
レインバス１３の電位変化について説明する。但し、図
４は画素１１の深さ方向ポテンシャル分布を示してお
り、横軸は深さ方向を、縦軸はポテンシャルを示す。

【００７５】画素１１のゲート電極１０２に印加する電
位は、高い側がＶ_G（Ｈ）、低い側がＶ_G（Ｌ）とする。

【００７６】図４において、（ａ）はゲート電極１０２
への印加電位がＶ_G（Ｌ）であり、画素１１に信号電荷
が蓄積していない場合のポテンシャルの分布を示し、
（ｂ）は画素１１に信号電荷が蓄積している場合のポテ
ンシャルの分布を示す。また、（ｃ）はゲート電極１０
２への印加電位がＶ_G（Ｈ）であり、画素１１に信号電
荷が蓄積していない場合のポテンシャルの分布を示し、
（ｄ）は画素１１に信号電荷が蓄積している場合のポテ
ンシャルの分布を示す。

【００７７】読み出し動作のため、ドレイン電源電位Ｖ
_Hは、ゲート電極１０２の電位がＶ_G（Ｈ）の場合のポテ
ンシャル、即ち（ｃ），（ｄ）の場合の最小ポテンシャ
ルより深い値に設定される。このため、ドレイン１０３
とゲート電極１０２間の電位差△Ｖ_DGは大きな値とな
る。

【００７８】ここで、本発明では、画素読み出し期間Ｔ
_Aの途中でリセット動作（図示せず）により画素１１内
に蓄積された信号電荷を排出し、Ｔ_A終了後には、期間
Ｔ_Bの間のみドレインバス１３は低い側の電源Ｖ_Lへ接続
される。従って、期間Ｔ_Bの間にドレイン電位はＶ_Lまで
低下する。

【００７９】このＶ_Lの値は、ゲート電極１０２の電位
がＶ_G（Ｌ）の場合の画素１１のチャネルポテンシャル
（ａ），（ｂ）の最小値より若干高い値に設定される。
従って、画素１１のチャネルを介してソース電位に影響
を与えることはない。

【００８０】また、図４に示すように、ドレイン１０３
とゲート電極１０２との間の電位差△Ｖ_DG’は読み出し
時の電位差△Ｖ_DGに比べて大幅に低下している。このた
め、ドレイン１０３近傍での電界集中によるインパクト
イオン化現象が発生している図１４の従来例の場合と異
なり、本発明では、図２に示すようにドレイン１０３近
傍での電界集中によるインパクトイオン化現象は抑制さ
れる。よって、本発明によれば極めて低い暗電流が達成
され、白点や地ムラ模様等の偽信号の無い高画質の信号
を連続的な撮像動作を含むどのような動作条件において
も得ることが可能となる。

【００８１】（実施形態２）図５〜図７は本発明増幅型
固体撮像装置の実施形態２を示す。本実施形態２の増幅
型固体撮像装置は、画素としてＴＧＭＩＳ型の画素を用
いており、これは実施形態１の画素にリセットゲート３
１を付加したものである。図５に示すように、リセット
ゲート３１は第２の垂直走査回路４０によって駆動され
る。その他の構成は、図１と同様であるので、対応する
部分に同一の符号を付し、重複する説明は省略し、以下
では異なる部分についてのみ説明する。

【００８２】ここで、本実施形態２の増幅型固体撮像装
置は、実施形態１の増幅型固体撮像装置で発生するブル
ーミング現象を抑制できるようにしたものである。即
ち、図４の場合は、信号蓄積時に過大な光が入射する
と、信号である正孔が大量にｐ型基板１００の表面に蓄
積するため、蓄積画素のポテンシャルは、ドレイン電位
Ｖ_Lより低い（ｂ’）まで低下する。読み出し画素では
ソース電位はチャネル電位と同じＶ_sigとなるが、列単
位の各画素１１，１１…のソース１０４は信号線１４で
結ばれているから、蓄積画素のソース電位もＶ_sigとな
る。このため、過大な光が入射した蓄積画素では、ドレ
イン１０３とソース１０３間のチャネルはオンとなり、
電流（電子）が流れる。このため、信号線１４の電位は
本来の値（Ｖ_sig）からＶ_L側へずれてしまい、ブルーミ
ング現象が生じる。

【００８３】本実施形態２の増幅型固体撮像装置は、こ
のブルーミング現象を以下のようにして抑制している。
図５に示すように、リセットゲート３１は、垂直走査回
路４０から画素１１の行ピッチに合わせて順次出力され
る信号３２、即ち、φ_R（ｉ）、φ_R（ｉ＋１）等により
駆動される。φ_R（ｉ）、φ_R（ｉ＋１）等のタイミング
は、図６に示すようになり、画素１１は各画素読み出し
期間Ｔ_Aの途中で、このリセット動作により画素内の信
号電荷が排出される。

【００８４】このように、本実施形態２の増幅型固体撮
像装置では、リセットゲート３１が信号蓄積時に過大な
光が入射した場合の過剰電荷を排出するため、上述のブ
ルーミング現象の発生を抑制できる。

【００８５】図７は本実施形態２の場合の画素のポテン
シャル分布を示す。ここで、実線は、図４と同様、光電
変換蓄積部となるゲート電極領域部のポテンシャル分布
を示し、１点鎖線はリセットゲート３１となる第２のゲ
ート領域部のポテンシャル分布を示す。

【００８６】信号蓄積時はゲート電圧はＶ_G（Ｌ）であ
るから、過大な光入射があると、蓄積部チャネルポテン
シャルが（ａ）から（ｂ’）まで低下しようとする。し
かしながら、リセットゲート３１の電位がＶ_R（Ｌ）に
保たれているから、過剰な信号電荷（正孔）はリセット
ゲート３１を介してｐ型基板１００（図２参照）へ流出
してしまい、ポテンシャルは（ｂ）以下に下がることは
ない。

【００８７】従って、蓄積画素に過大な光が入射した場
合であっても、ソースとドレイン間のチャネル部にはポ
テンシャルバリアが残って電流は流れず、ブルーミング
現象は生じない。

【００８８】（実施形態３）図８及び図９は本発明増幅
型固体撮像装置の実施形態３を示す。本実施形態３の増
幅型固体撮像装置は、相関２重サンプリング回路により
各信号線１４からの信号を読み出す構成をとる。以下に
その詳細を説明する。

【００８９】図８に示すように、信号線１４からの信号
はクランプ容量５０を介して分岐され、一方はクランプ
トランジスタ５２を介してクランプ電源Ｖ_CPへ接続され
る。分岐された他方はサンプルホールド用のトランジス
タ５４へ接続される。トランジスタ５４からの信号は、
各信号線１４毎に設けられたソースフォロワ回路のドラ
イバ用トランジスタ５５のゲートに印加され、このゲー
トがホールド容量を兼ねる。

【００９０】ここで、クランプトランジスタ５２はパル
スφ_CP５１により駆動され、サンプルホールド用のトラ
ンジスタ５４はパルスφ_SH５３により駆動される。パル
スφ_CP５１及びφ_SH５３のタイミングは図９に示すよう
になり、画素１１からの信号読み出し直後にクランプ動
作すると共に、画素内の信号電荷をリセットした直後に
サンプルホールド動作する。

【００９１】従って、ソースフォロワ回路のドライバ用
トランジスタ５５のゲートには、読み出し画素１１にお
ける信号レベルと、リセットレベルとの差信号、即ち、
画素毎にばらつく閾値レベルがキャンセルされた正味の
信号が印加される。この動作（これを一般に相関２重サ
ンプリング法と言う）により、画素毎のばらつきに起因
する固定パターンノイズが効果的に抑制され、高画質の
信号が得られる。

【００９２】こうして得られた正味の信号は、ソースフ
ォロワ回路のドライバ用トランジスタ５５により駆動さ
れ、水平走査回路６０からの信号５７により駆動される
水平選択スイッチ５６を介して水平信号線５９へ接続さ
れる。この水平信号線５９には、各ドライバ用トランジ
スタ５５に共通のロードトランジスタ５８が接続されて
上述のソースフォロワ回路を構成すると共に、その出力
はアンプ６１を介して信号６２となり、外部へ出力され
る。

【００９３】（実施形態４）図１０及び図１１は本発明
増幅型固体撮像装置の実施形態４を示す。本実施形態４
の増幅型固体撮像装置は、画素として接合ゲート型のＦ
ＥＴを用いており、その他の構成については、実施形態
１の増幅型固体撮像装置と同様の構成になっている。

【００９４】図１０は本実施形態４の増幅型固体撮像装
置の画素構成を示す。本実施形態４では、ゲート電極１
０２’は受光部の上面全面を覆わず、周辺部のみを覆っ
ており、この点で実施形態１の画素とはその構成が明確
に異なっている。

【００９５】本実施形態形態４の画素構成によれば、入
射光はゲート電極１０２’を貫くことなく受光部に入射
する。なお、図１と対応する部分には同一の符号を付
し、具体的な説明は省略する。

【００９６】なお、本発明の適用にあたっては、ゲート
電極１０２’が受光部の周辺部のみに設けられている関
係上、図１１に示すように、本実施形態４では、ドレイ
ンとゲート電極間の電位差△Ｖ_DG，△Ｖ_DG’ではなく、
ドレインとゲート領域に相当する半導体基板の表面近傍
の電位との差△Ｖ_DGB，△Ｖ_DGB’を考慮する。即ち、本
実施形態４では、ドレインとゲート領域に相当する半導
体基板の表面近傍の電位との差が当該画素での読み出し
動作を行う期間を除く全期間を通じ、読み出し期間中の
電位差よりも低くなるように設定する構成をとる。

【００９７】本実施形態４によれば、接合ゲート型のＦ
ＥＴは、ＭＯＳ型ＦＥＴのようなｐｏｌｙ−ｓｉからな
るゲート電極１０２が受光部の上面全面を覆わないた
め、その分、高感度になるので、増幅型固体撮像素子の
特性上有利である。

【００９８】なお、本発明はゲート電極がないＦＥＴに
も適用でき、この場合の適用条件は実施形態４の場合と
同様である。

【００９９】また、図示例では、半導体基板の表面に受
光部を形成した増幅型固体撮像装置に本発明を適用して
いるが、半導体基板に比べてサイズ、厚み共に大きい半
導体基体の表面近傍に受光部を形成した増幅型固体撮像
装置にも本発明は同様に適用できる。

【０１００】（実施形態５）図１７及び図１８は本発明
増幅型固体撮像装置の実施形態５を示す。図１７は本実
施形態５の増幅型固体撮像装置の回路構成を画素平面パ
ターンと共に示す。図１７において、符号１５は絶縁分
離領域を示し、１６はゲート電極、１７はソース、１８
はドレインをそれぞれ示す。垂直走査回路２０、行選択
信号２１、ＮＡＮＤ回路２２、ｐチャネル型のトランジ
スタ２４及びｎチャネル型のトランジスタ２５は、図１
の場合と同様である。また、ゲート信号１２も図１と同
様に形成している。

【０１０１】図１との相違は、ドレインバスの信号１３
を形成するのに、垂直走査回路２０から出力されるクロ
ック信号φ（ｉ）、φ（ｉ＋１）等、隣接する２線間
で、ＮＡＮＤ回路２７とインバータ２８により駆動され
る信号２９により、ｐチャネル型のトランジスタ２４及
びｎチャネル型のトランジスタ２５が駆動される点であ
る。

【０１０２】図１８はこれらの信号の関係を示す。即
ち、ドレインバスの信号Ｖ_D（ｉ）、Ｖ_D（ｉ＋１）等
は、ドレイン１８が対応する両側のゲート電極１６、即
ち、前者ではＶ_G（ｉ）、Ｖ_G（ｉ＋１）、後者ではＶ_G
（ｉ＋１）、Ｖ_G（ｉ＋２）等にそれぞれ同期して形成
される。

【０１０３】以上の関係により、ドレイン１８により挟
まれたゲート電極１６（例えば、Ｖ_G（ｉ＋１）の電位
が高レベルＶ_G（Ｈ））であっても、両側のドレインＶ_D
（ｉ）、Ｖ_D（ｉ＋１）は共に高レベルとなり、両ドレ
イン１８、１８間で電流が流れる不具合を確実に解消で
きる。

【０１０４】

【発明の効果】以上詳述したように本発明の増幅型固体
撮像装置によれば、ドレインとゲート領域に相当する半
導体基体の表面近傍との電位差を、当該画素での読み出
し動作を行う期間を除く全期間を通じ、読み出し期間中
の電位差よりも低く設定する構成をとるので、信号蓄積
時におけるドレインと半導体基体の表面近傍との電位差
を大幅に低減することが可能になる。

【０１０５】ここで、ドレインを、信号読み出し時には
高電位側に接続する一方、信号蓄積時には低電位側へ接
続する構成において、この低電位を画素が非読み出し動
作状態でのチャネルポテンャルよりも高い電位に設定す
ることにより、ドレイン高電位側から低電位側へチャネ
ルを介して電流が流れることが防止されるので、当該ド
レインが悪影響を及ぼすことがない。

【０１０６】この結果、ドレイン近傍でのインパクトイ
オン化を抑制できるので、極めて低い暗電流を達成でき
る。このため、白点や地ムラ模様等の偽信号の無い高画
質の信号を連続的な撮像動作を含むどのような動作条件
においても得ることが可能となる。

【０１０７】このような効果は、各画素を構成する各増
幅型光電変換素子の、ソースが第１の方向の信号線に列
単位で共通接続され、ゲート領域の電位を制御するゲー
ト電極が第１の方向と直交する第２の方向のクロックラ
インに行単位で接続され、且つドレインが第２の方向の
ドレインバスに行単位で接続され、ドレインに印加する
電圧を行単位で制御する構成によって容易に達成でき
る。

【０１０８】即ち、このような構成によれば、ドレイン
が行単位で制御され、他方、信号読み出し動作及び光電
変換蓄積動作も行単位で制御されるので、行単位のドレ
インは信号読み出し期間と光電変換蓄積期間とで完全に
分離制御可能となり、ドレイン電位を信号蓄積期間の全
期間にわたり、信号読み出し期間での電位よりも低下さ
せることが可能となるからである。

【０１０９】また、信号蓄積期間の全期間と、信号読み
出し期間でのドレイン電位の調整は、半導体基体を接地
電位とし、ドレインを、信号読み出し時には高電位側に
接続すると共に、信号蓄積時には低電位側に接続する構
成によって容易に達成できる。

【０１１０】また、特に請求項８記載の増幅型固体撮像
装置によれば、半導体基体の表面側に、ゲート電極に隣
接して第２のゲート電極を形成し、この第２のゲート電
極を介してゲート電極下に蓄積された信号電荷を半導体
基体側へ排出する構成をとるので、信号蓄積を行う全期
間にわたりドレインを低電位に固定しても、第２のゲー
ト電極、即ちリセットゲートによりチャネルポテンシャ
ルは限界値以下に低下することはないので、ドレインが
チャネルを介して読み出し用の信号線に悪影響を及ぼす
ことはない。よって、ブルーミング現象の発生を確実に
抑制できる。

【０１１１】また、特に請求項１４記載の増幅型固体撮
像装置によれば、第１の方向の信号線が、水平走査回路
により順次各信号線が選択される水平読み出し回路を介
して出力信号線に接続される構成とし、各信号線と水平
読み出し回路との間に相関２重サンプリング回路を挿入
する構成をとるので、画素毎の暗時レベルのばらつきが
相殺されるので、インパクトイオン化の抑制と相俟っ
て、極めて高画質の信号を得ることが可能となる。

【０１１２】また、以上の本発明では、素子構成と駆動
方法を改良するだけで上記効果を奏することができるの
で、ＭＯＳ−ＦＥＴ構造の増幅型固体撮像素子の特徴を
そのまま残すことが可能となる。即ち、上記したＣＭＤ
型、ＦＧＡ型、ＢＣＭＤ型又はＴＧＭＩＳ型のいずれの
画素を有する増幅型固体撮像装置にも本発明を適用する
ことが可能である。

【０１１３】また、画素が接合ゲート型のＦＥＴによっ
て構成されている増幅型固体撮像装置にも本発明を適用
することが可能である。

【図面の簡単な説明】

【図１】本発明の実施形態１を示す、増幅型固体撮像装
置の回路図。

【図２】本発明の実施形態１を示す、画素部の構成を示
す断面図。

【図３】本発明の実施形態１を示す、増幅型固体撮像装
置の動作タイミングを示すタイミングチャート。

【図４】本発明の実施形態１を示す、増幅型固体撮像装
置の画素部におけるポテンシャル関係を示す図。

【図５】本発明の実施形態２を示す、増幅型固体撮像装
置の回路図。

【図６】本発明の実施形態２を示す、増幅型固体撮像装
置の動作タイミングを示すタイミングチャート。

【図７】本発明の実施形態２を示す、増幅型固体撮像装
置の画素部におけるポテンシャル関係を示す図。

【図８】本発明の実施形態３を示す、増幅型固体撮像装
置の回路図。

【図９】本発明の実施形態３を示す、増幅型固体撮像装
置の動作タイミングを示すタイミングチャート。

【図１０】本発明の実施形態４を示す、画素部の構成を
示す断面図。

【図１１】本発明の実施形態４を示す、増幅型固体撮像
装置の画素部におけるポテンシャル関係を示す図。

【図１２】（ａ）はＣＭＤ型、ＦＧＡ型又はＢＣＭＤ型
の画素を模式的に示す図、（ｂ）はＴＧＭＩＳ型の画素
を模式的に示す図。

【図１３】増幅型固体撮像装置の従来例を示す回路図。

【図１４】従来例の問題点を説明するための画素部の断
面図。

【図１５】従来例の動作タイミングを示すタイミングチ
ャート。

【図１６Ａ】増幅型固体撮像装置の他の従来例を示す回
路図。

【図１６Ｂ】図１６Ａの増幅型固体撮像装置の動作タイ
ミングを示すタイミングチャート。

【図１６Ｃ】図１６Ａの増幅型固体撮像装置の画素部に
おけるポテンシャル関係を示す図。

【図１７】本発明の実施形態５を示す、増幅型固体撮像
装置の構成を模式的に示す図。

【図１８】本発明の実施形態５を示す、増幅型固体撮像
装置の動作タイミングを示すタイミングチャート。

【符号の説明】

１１画素１２クロックライン１３ドレインバス１４信号線２０，４０垂直走査回路２２ＮＡＮＤ回路２４ｐチャネル型のトランジスタ２５ｎチャネル型のトランジスタ３１リセットゲート５０クランプ容量５２クランプトランジスタ５４サンプルホールド用のトランジスタ５５ドライバ用トランジスタ５６水平選択スイッチ５８ロードトランジスタ６０水平走査回路６１アンプ１００ｐ型基板１０１ｎ層１０２ゲート電極１０３ドレイン１０４ソース

Claims

【特許請求の範囲】

【請求項１】半導体基体の一表面側にＦＥＴが形成さ
れ、該ＦＥＴのゲート領域に入射する光により発生し、
ゲート領域に相当する該半導体基体の表面近傍に蓄積さ
れる信号電荷による該ＦＥＴの特性変化を、該ＦＥＴの
ドレインに電圧を印加して、該ＦＥＴのソース側で検出
するように構成した増幅型光電変換素子を画素とし、該
画素を多数マトリクス状に配列してなる増幅型固体撮像
装置であって、選択された画素のドレイン領域のみに第
１の電圧を印加し、非選択画素のドレイン領域には該第
１の電圧より低い第２の電圧を印加するようにした増幅
型固体撮像装置において、該第２の電圧の値は、該非選択画素において、該第１の
電圧と該第２の電圧間で電流が流れない、該半導体基体
電圧より高い電圧に設定した増幅型固体撮像装置。
【請求項２】前記各画素は、非選択時において該画素
内の信号電荷が定められた量以上は蓄積しないよう、過
剰電荷の排出がなされるブルーミング抑圧機能を有する
請求項１記載の増幅型固体撮像装置。
【請求項３】前記各画素を構成する各増幅型光電変換
素子の、前記ソースが第１の方向の信号線に列単位で共
通接続され、前記ゲート領域の電位を制御するゲート電
極が該第１の方向と直交する第２の方向のクロックライ
ンに行単位で接続され、且つ前記ドレインが第２の方向
のドレインバスに行単位で接続され、該ドレインに印加
する電圧は、当該ドレインに対応する前記ゲート領域の
クロックライン電圧と同期して行単位で変化するように
構成した請求項１又は請求項２記載の増幅型固体撮像装
置。
【請求項４】第２の方向に配列された前記ゲート領域
の電位を制御する前記クロックラインに印加する電圧
と、当該ゲート領域の両側に隣接する第２の方向に配列
された前記ドレイン領域との電圧とが、同期して行単位
で変化するように構成した請求項３記載の増幅型固体撮
像装置。
【請求項５】前記半導体基体は第１導電型の半導体基
体であり、該半導体基体の前記ゲート領域が第２導電型
の半導体層である請求項１〜請求項４のいずれかに記載
の増幅型固体撮像装置。
【請求項６】前記ＦＥＴはＭＯＳ型ＦＥＴであり、前
記第２導電型の半導体層の表面に絶縁膜を介して前記ゲ
ート電極が形成されている請求項５記載の増幅型固体撮
像装置。
【請求項７】前記ＦＥＴは接合ゲート型ＦＥＴであ
り、前記第２導電型の半導体層の表面に高濃度の第１導
電型の半導体層が形成されている請求項５記載の増幅型
固体撮像装置。
【請求項８】前記半導体基体の表面側に、前記ゲート
電極に隣接して第２のゲート電極が形成され、該第２の
ゲート電極を介して該ゲート電極下に蓄積された信号電
荷を該半導体基体側へ排出するように構成した請求項５
〜請求項７のいずれかに記載の増幅型固体撮像装置。
【請求項９】前記半導体基体を接地電位とし、前記ド
レインを、信号読み出し時には高電位側に接続する一
方、信号蓄積時には低電位側へ接続するように構成した
請求項５〜請求項８のいずれかに記載の増幅型固体撮像
装置。
【請求項１０】前記各増幅型光電変換素子の、前記ソ
ースが第１の方向の信号線に列単位で共通接続され、前
記ゲート電極が該第１の方向と直交する第２の方向の第
１のクロックラインに行単位で接続され、前記ドレイン
が第２の方向のドレインバスに行単位で接続され、且つ
前記第２のゲート電極が第２の方向の第２のクロックラ
インに行単位で接続されている請求項８記載の増幅型固
体撮像装置。
【請求項１１】前記クロックライン又は前記第１のク
ロックラインは垂直走査回路に接続され、前記ドレイン
バスは、該垂直走査回路からの信号により制御されるス
イッチ手段を介して高電位側に接続される期間と低電位
側に接続される期間とが交互するように構成されている
請求項４〜請求項１０のいずれかに記載の増幅型固体撮
像装置。
【請求項１２】前記クロックライン又は前記第１のク
ロックラインは前記垂直走査回路に接続され、前記ドレ
インバスは、該垂直走査回路からの信号により制御され
るスイッチ手段を介して高電位側に接続される期間と低
電位側に接続される期間とが交互するよう構成され、且
つ前記第２のクロックラインは第２の垂直走査回路に接
続されている請求項１０又は請求項１１記載の増幅型固
体撮像装置。
【請求項１３】前記第１の方向の各信号線は、水平走
査回路により順次該各信号線が選択される水平読み出し
回路を介して出力信号線に接続されている請求項１０〜
請求項１２のいずれかに記載の増幅型固体撮像装置。
【請求項１４】前記各信号線と前記水平読み出し回路
との間に、相関２重サンプリング回路が挿入されている
請求項１３記載の増幅型固体撮像装置。