JPH1197551A - 高耐圧半導体装置及びその駆動方法 - Google Patents
高耐圧半導体装置及びその駆動方法Info
- Publication number
- JPH1197551A JPH1197551A JP9253712A JP25371297A JPH1197551A JP H1197551 A JPH1197551 A JP H1197551A JP 9253712 A JP9253712 A JP 9253712A JP 25371297 A JP25371297 A JP 25371297A JP H1197551 A JPH1197551 A JP H1197551A
- Authority
- JP
- Japan
- Prior art keywords
- region
- diode
- terminal element
- voltage
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
失との両立を図る。 【解決手段】 半導体基板11に選択的に形成されたダ
イオード領域12と、一方の表面におけるダイオード領
域に形成されたアノード電極15と、他方の表面におけ
るダイオード領域に形成されたカソード電極16と、ダ
イオード領域とは異なる領域に形成された三端子素子領
域13と、一方の表面における三端子素子領域に形成さ
れ、且つアノード電極に電気的に接続された第1の主電
極17と、他方の表面における三端子素子領域に形成さ
れ、且つカソード電極に電気的に接続された第2の主電
極18と、三端子素子領域に形成され、第1の主電極か
ら第2の主電極に流れる順方向電流を制御するための制
御電極19と、半導体基板にてダイオード領域と三端子
素子領域との間に形成された分離領域14とを備えた高
耐圧半導体装置及びその駆動方法。
Description
及びその駆動方法に係り、特に、インバータ回路などに
用いられるダイオードとして好適な高耐圧半導体装置及
びその駆動方法に関する。
構成を示す断面図である。このpinダイオードは、n
型エミッタ層1上にn型ベース層2が形成され、n型ベ
ース層2上にp型エミッタ層3が形成されている。p型
エミッタ層3にはアノード電極4が形成され、n型エミ
ッタ層1にはカソード電極5が形成されている。
5に対して正となる正バイアスをアノード電極4に印加
した状態、いわゆる順バイアス状態にすると、n型エミ
ッタ層1から電子がn型ベース層2に注入されると共
に、p型エミッタ層3から正孔がn型ベース層2中に注
入され、オン(導通)状態となる。
型ベース層2内に蓄積されるため、n型ベース層2の抵
抗が低下し、素子全体の抵抗も低くなる。続いて、オン
状態から阻止状態に移行する時の逆回復動作について説
明する。図8において、IGBT2〜3は常時オフ状態
であり、IGBT4は常時オン状態であるとし、IGB
T1をオン状態にすると、電圧源陽極→IGBT1→L
→IGBT4→電圧源陰極の経路で電流が流れる。次に
IGBT1をオフ状態にすると、Lを流れる電流は、L
→IGBT4→D2→Lの経路で還流し始める。この
時、D2は順方向に電圧が引加されており、順方向電流
が流れている。次に再び、IGBT1をオン状態にする
と、電源電圧VがダイオードD2に引加される(図9中
t1)。
電源電圧Vと回路の浮遊インダクタンスLsとに基づい
た電流変化率di/dtでダイオード電流は逆方向に移
行し、時刻t2になると、逆方向最大電流Irmまで増
加する。
タ層3との接合部から空乏層が拡がり始め、ダイオード
電圧Vdが上昇し始める。これと同時に逆方向に流れて
いるダイオード電流が減少し始める。その後、ダイオー
ド電圧Vdは、回路の浮遊インダクタンスLsの存在に
より、電源電圧を越えて最大値をとった後、電源電圧V
に近付く。このとき、カソード近傍に残ったキャリアに
よりテール電流が流れる。
のオン抵抗に対応するオン状態の損失を低下させるため
にn型ベース層2内に蓄積されるキャリア量を多くする
必要がある。このため、逆回復時のダイオード電圧Vd
と、ダイオード電流Idとの積を時間で積分した逆回復
時のスイッチング損失が大きくなる。
くするためにn型ベース層2内に蓄積されるキャリア量
を少なくすると、オン状態の損失が大きくなり、オン電
圧VAK(定格動作時のアノード・カソード間電圧)を増
大させてしまう。すなわち、pinダイオードのスイッ
チング損失とオン電圧VAKは、図10に示すように、ト
レードオフ関係にあり、低オン電圧と、低スイッチング
損失とは両立が不可能となっている。
来構造のダイオードでは、オン状態の損失を低下させる
ためにn型ベース層2内に蓄積されるキャリア量を多く
すると、順バイアス状態から逆バイアス状態に移行した
ときに流れる逆方向電流が大きくなり、逆回復時のスイ
ッチング損失を増大させる問題がある。
させる観点から逆方向電流を小さくするように、n型ベ
ース層2内に蓄積されるキャリア量を少なくすると、オ
ン電圧を上昇させる問題がある。すなわち、従来構造の
ダイオードは、低オン電圧と、低スイッチング損失との
両立が不可能となっている問題がある。
で、低オン電圧と、低スイッチング損失とを両立し得る
高耐圧半導体装置及びその駆動方法を提供することを目
的とする。
半導体基板に、高オン電圧と低スイッチング損失のダイ
オード領域と、低オン電圧と高スイッチング損失の三端
子素子領域とを分離領域を介して電気的に並列に接続し
た構造にある。
子素子領域をオン状態とし、逆回復動作の時には三端子
素子領域をオフ状態とする駆動方法により、装置全体と
しては、低オン電圧と、低スイッチング損失とが両立可
能となる。
て、具体的には以下のような手段が講じられる。請求項
1に対応する発明は、半導体基板と、前記半導体基板に
形成されたダイオード領域と、前記ダイオード領域の一
方の表面に形成されたアノード電極と、前記ダイオード
領域の他方の表面に形成されたカソード電極と、前記半
導体基板の前記ダイオード領域とは異なる領域に形成さ
れた三端子素子領域と、前記三端子素子領域の一方の表
面に形成され且つ前記アノード電極に電気的に接続され
た第1の主電極と、前記三端子素子領域の他方の表面に
形成され且つ前記カソード電極に電気的に接続された第
2の主電極と、前記三端子素子領域に形成され前記第1
の主電極から前記第2の主電極に流れる順方向電流を制
御するための制御電極と、前記半導体基板の前記ダイオ
ード領域と前記三端子素子領域との間に形成された分離
領域とを備えた高耐圧半導体装置である。
基板と、前記半導体基板に形成されたダイオード領域
と、前記ダイオード領域の一方の表面に形成されたアノ
ード電極と、前記ダイオード領域の他方の表面に形成さ
れたカソード電極と、前記半導体基板の前記ダイオード
領域とは異なる領域に形成された三端子素子領域と、前
記三端子素子領域の一方の表面に形成され且つ前記アノ
ード電極に電気的に接続された第1の主電極と、前記三
端子素子領域の他方の表面に形成され且つ前記カソード
電極に電気的に接続された第2の主電極と、前記三端子
素子領域に形成され前記第1の主電極から前記第2の主
電極に流れる順方向電流を制御するための制御電極と、
前記半導体基板の前記ダイオード領域と前記三端子素子
領域との間に形成された分離領域とを備えた高耐圧半導
体装置の駆動方法であって、逆回復動作の際に、前記順
方向電流が減少し始める前に、前記三端子素子領域をオ
フ状態にするための制御信号を前記制御電極に印加する
高耐圧半導体装置の駆動方法である。 (作用)従って、本発明は以上のような手段を講じたこ
とにより、主電流は、定常のオン動作時にはオン電圧の
低い三端子素子領域を流れ、逆回復動作に入る前に三端
子素子領域をオフすることによってスイッチング損失の
低いダイオードに流れるようになるので、逆回復時のス
イッチング損失を低減でき、低オン電圧と、低スイッチ
ング損失とを両立させることができる。
て図面を参照して説明する。 (第1の実施形態)図1は本発明の第1の実施形態に係
る高耐圧半導体装置の構成を示す断面図である。この高
耐圧半導体装置は、高抵抗のn- 型半導体基板11に選
択的に形成されたダイオード領域12と、n- 型半導体
基板1にてダイオード領域12とは異なる領域に形成さ
れた三端子素子領域13と、n- 型半導体基板11にて
ダイオード領域12と三端子素子領域13との間に形成
された分離領域14とを有している。
板11の一方の表面にアノード電極15が形成され、n
- 型半導体基板11の他方の表面にカソード電極16が
形成されている。
板11の一方の表面に第1の主電極17が形成され、n
- 型半導体基板11の他方の表面に第2の主電極18が
形成され、第1の主電極17から第2の主電極18に流
れる順方向電流を制御するための制御電極19が形成さ
れている。なお、第1の主電極17は、アノード電極1
5に電気的に接続され、アノード端子Aを構成してい
る。第2の主電極18は、カソード電極16に電気的に
接続され、カソード端子Kを構成している。すなわち、
ダイオード領域12と三端子素子領域13とは互いに順
並列に接続されている。また、制御電極19は、与えら
れる制御信号により、順方向電流をオン・オフ制御可能
としている。
分離領域14の幅L1がこの分離領域14のアンビポー
ラ・キャリア拡散長La=(Da・τa)1/2 よりも長
く設定されている(La<L1)。
流一電圧特性図に示すように、従来のダイオードに比
べ、電気抵抗の高い特性(逆回復電流が小さい特性)に
設計されている。
性は、従来ダイオードに比べ、電気抵抗の高い特性(逆
回復電流が大きい特性)に設計されている。なお、ダイ
オード領域12と三端子素子領域13との同一電流密度
での抵抗値は、ダイオード領域12の方が三端子素子領
域13よりも高くなっている。
変更、電子線又はプロトン等の照射、あるいは金等の重
金属の拡散により、実行可能となっている。例えば、電
子線等の照射により、n- 型半導体基板11のダイオー
ド領域12のライフタイムτ1 よりも、n- 型半導体基
板11の三端子素子領域13のライフタイムτ2 の方を
長くしてもよい。また、ライフタイムを制御する場合、
プロトンの照射により、n- 型半導体基板11のダイオ
ード領域12及び三端子素子領域13のライフタイムτ
1 ,τ2 を個々に局所的に制御してもよい。
域の幅L1がこの分離領域のアンビポーラ・キャリア拡
散長La=(Da・τa)1/2 よりも長いことが好まし
い(La<L1)。
体装置の駆動方法について図3の電流波形図を参照しな
がら説明する。オン状態においては、アノード端子Aと
カソード端子K間に順方向電圧が印加され、主電流が流
れる。このとき、制御電極19には、三端子素子領域1
3をオン状態とするオン信号が与えられるため、主電流
は電気抵抗の低い三端子素子領域13を主に流れる。
端子素子領域13の電気抵抗とほぼ等しくなるまで低減
される(時刻t<t1)。次に、逆回復動作をさせるタ
イミングの例えば10μsだけ前に制御電極19にオフ
信号を与える。これにより、三端子素子領域13がオフ
状態とされ(t=t1)、主電流は高い電気抵抗のダイ
オード領域12を主に流れるようになる(t1<t<t
2)。なお、主電流は、ダイオード領域12が高抵抗の
ために値が減少している。
逆回復電流の小さいダイオード領域12を主に流れてい
るために、図3に示すように、逆回復電流は、従来のダ
イオードよりも小さくなっている。
電極19にオン信号を加えると、t1<t<t2の期間
に排出しきれなかった三端子素子領域13中の余剰キャ
リアをより早く排出できるために、より一層、逆回復特
性を改善できる。
のオン動作時には、主電流はオン電圧の低い三端子素子
領域13を流れる。また、逆回復動作時には、逆回復動
作の直前に三端子素子領域13をオフすることにより、
主電流はスイッチング損失の低いダイオード領域12を
流れ、しかる後、阻止状態となる。
を低減でき、低オン電圧と、低スイッチング損失とを両
立させることができる。すなわち、定常のオン状態の時
には充分電気抵抗が小さく、逆回復動作時にも逆回復電
流が小さく逆回復特性の良い高耐圧半導体装置を実現す
ることができる。
域13との間を分離領域14により、完全に分離してい
るので、電子線照射などを用い、装置内の電気特性を容
易かつ確実に制御することができる。 (第2の実施形態)図4は本発明の第2の実施形態に係
る高耐圧半導体装置の構成を示す断面図であり、図1と
同一部分には同一符号を付してその詳しい説明を省略
し、ここでは異なる部分についてのみ述べる。
の変形構成であり、ダイオード領域12がpinダイオ
ードで構成され、三端子素子領域13がIGBTで構成
されている。以上のような構造としても、第1の実施形
態と同様の効果を得ることができる。
は、図8に示したインバータ回路のダイオードD1〜D
4(還流ダイオードFWD;Free Wheeling Diode)とし
て使用してもよい。この場合、ダイオードD1〜D4に
逆並列に接続される各主スイッチング素子IGBT1〜
IGBT4のゲート端子Gと、本実施形態の高耐圧半導
体装置におけるIGBTの制御電極19とを電気的に接
続することが好ましい。
の定常オン状態の時には、本実施形態装置のIGBTを
簡単にオン状態にでき、逆回復動作の直前には当該IG
BTをオフ状態にすることができる。 (第3の実施形態)図5は本発明の第3の実施形態に係
る高耐圧半導体装置の概略構成を示す平面図である。本
実施形態は、第1又は第2の実施形態の変形構成であ
り、ダイオード領域12、分離領域14及び三端子素子
領域13の平面配置を規定したものであって、具体的に
は、ダイオード領域12が分離領域14を介して三端子
素子領域13を取り囲んだ配置構成となっている。
イオード領域14に位置するために接合終端構造を一般
的なベベル構造として形成できるので、高耐圧半導体装
置を低コストで得ることができる。 (他の実施形態)なお、第2の実施形態では、ダイオー
ド領域12をpinダイオードとした場合について説明
したが、これに限らず、ダイオード領域2を、p- in
ダイオード(M.Naito,IEEE ED-23(1976))や、Static Shi
elding Diode(Y.Shimizu et al.,IEEE ED-31(1984)) 、
Soft and Fast Recovery Diode(M.Mori,ISPSD'91) 、Em
itter Short Type Diode(M.Kitagawa,ISPSD'92) 、Scho
ttky Diode、Merged/p-i-nSchottky Rectifier(S.L.Tu,
IEEE ED-40(1993))、Bipolar-Mode Schottky Diode(Y.A
memiya,IEEE ED-31(1984)) のいずれとしても、本発明
を同様に実施して同様の効果を得ることができる。
域13をIGBTとした場合について説明したが、これ
に限らず、三端子素子領域13は、バイポーラトランジ
スタとしても、本発明を同様に実施して同様の効果を得
ることができる。さらに、GTO、IEGT(M.Kitagaw
a,IEDM'93)、MCT(CMOS Controlled Thyristor) 、E
ST(Emitter Switched Thyristor)のような、バイポー
ラトランジスタよりもオン抵抗(定格電流通電時におけ
る電気抵抗)の低い素子を三端子素子領域13として用
いれば、定常オン状態の時のオン抵抗を低減できるの
で、より優れた効果を得ることができる。
域13を中心として分離領域14及びダイオード領域1
2が順次、同心円状に配置された場合について説明した
が、これに限らず、図6に示すように、三端子素子領域
13、分離領域14及びダイオード領域12を単に並列
に配置しても、本発明を同様に実施して同様の効果を得
ることができるのは言うまでもない。その他、本発明は
その要旨を逸脱しない範囲で種々変形して実施できる。
電流は、定常のオン動作時にはオン電圧の低い三端子素
子領域を流れ、逆回復動作時に入る前に三端子素子領域
をオフすることによってスイッチング損失の小さいダイ
オードに流れるようになるので、逆回復時のスイッチン
グ損失を小さくでき、低オン電圧、低スイッチング損失
を両立した高耐圧半導体装置及びその駆動方法を実現す
ることができる。
置の構成を示す断面図
イムチャート
置の構成を示す断面図
置の概略構成を示す平面図
構成を示す平面図
面図
す回路図
図
電圧との関係を示す図
Claims (2)
- 【請求項1】 半導体基板と、 前記半導体基板に形成されたダイオード領域と、 前記ダイオード領域の一方の表面に形成されたアノード
電極と、 前記ダイオード領域の他方の表面に形成されたカソード
電極と、 前記半導体基板の前記ダイオード領域とは異なる領域に
形成された三端子素子領域と、 前記三端子素子領域の一方の表面に形成され且つ前記ア
ノード電極に電気的に接続された第1の主電極と、 前記三端子素子領域の他方の表面に形成され且つ前記カ
ソード電極に電気的に接続された第2の主電極と、 前記三端子素子領域に形成され前記第1の主電極から前
記第2の主電極に流れる順方向電流を制御するための制
御電極と、 前記半導体基板の前記ダイオード領域と前記三端子素子
領域との間に形成された分離領域とを備えた高耐圧半導
体装置。 - 【請求項2】 半導体基板と、 前記半導体基板に形成されたダイオード領域と、 前記ダイオード領域の一方の表面に形成されたアノード
電極と、 前記ダイオード領域の他方の表面に形成されたカソード
電極と、 前記半導体基板の前記ダイオード領域とは異なる領域に
形成された三端子素子領域と、 前記三端子素子領域の一方の表面に形成され且つ前記ア
ノード電極に電気的に接続された第1の主電極と、 前記三端子素子領域の他方の表面に形成され且つ前記カ
ソード電極に電気的に接続された第2の主電極と、 前記三端子素子領域に形成され前記第1の主電極から前
記第2の主電極に流れる順方向電流を制御するための制
御電極と、 前記半導体基板の前記ダイオード領域と前記三端子素子
領域との間に形成された分離領域とを備えた高耐圧半導
体装置の駆動方法であって、 逆回復動作の際に、前記順方向電流が減少し始める前
に、前記三端子素子領域をオフ状態にするための制御信
号を前記制御電極に印加する高耐圧半導体装置の駆動方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25371297A JP3607468B2 (ja) | 1997-09-18 | 1997-09-18 | 高耐圧半導体装置及びその駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25371297A JP3607468B2 (ja) | 1997-09-18 | 1997-09-18 | 高耐圧半導体装置及びその駆動方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1197551A true JPH1197551A (ja) | 1999-04-09 |
JP3607468B2 JP3607468B2 (ja) | 2005-01-05 |
Family
ID=17255108
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25371297A Expired - Fee Related JP3607468B2 (ja) | 1997-09-18 | 1997-09-18 | 高耐圧半導体装置及びその駆動方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3607468B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011238872A (ja) * | 2010-05-13 | 2011-11-24 | Toyota Central R&D Labs Inc | 半導体装置 |
JP2015065464A (ja) * | 2014-12-02 | 2015-04-09 | 株式会社豊田中央研究所 | 半導体装置 |
US9590616B2 (en) | 2013-07-10 | 2017-03-07 | Denso Corporation | Drive control device |
-
1997
- 1997-09-18 JP JP25371297A patent/JP3607468B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011238872A (ja) * | 2010-05-13 | 2011-11-24 | Toyota Central R&D Labs Inc | 半導体装置 |
US9590616B2 (en) | 2013-07-10 | 2017-03-07 | Denso Corporation | Drive control device |
JP2015065464A (ja) * | 2014-12-02 | 2015-04-09 | 株式会社豊田中央研究所 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3607468B2 (ja) | 2005-01-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7723802B2 (en) | Semiconductor device | |
JPH0387068A (ja) | ゲートターンオフパワー半導体素子 | |
JPH0786587A (ja) | 半導体装置 | |
JPH06163907A (ja) | 電圧駆動型半導体装置 | |
JPH06125078A (ja) | 半導体装置 | |
US7982528B2 (en) | Three-terminal power device with high switching speed and manufacturing process | |
JP4788028B2 (ja) | 逆阻止型igbtを逆並列に接続した双方向igbt | |
JPH09252126A (ja) | 電流制限回路を備えた絶縁ゲートバイポーラトランジスタ | |
JPH03155677A (ja) | 伝導度変調型mosfet | |
JP2005203550A (ja) | 半導体装置 | |
US7492034B2 (en) | Semiconductor device | |
JPH1197551A (ja) | 高耐圧半導体装置及びその駆動方法 | |
JPH09107097A (ja) | 整流素子およびその駆動方法 | |
JP3206395B2 (ja) | 半導体装置 | |
CN110767651A (zh) | 功率半导体器件 | |
JP2660001B2 (ja) | 導電変調型mosfet | |
JPH06232392A (ja) | デュアルゲート半導体装置 | |
JP3182862B2 (ja) | 半導体装置 | |
US20230073864A1 (en) | Semiconductor device and method for controlling semiconductor device | |
JPH03105977A (ja) | 半導体装置 | |
JP2777990B2 (ja) | 自己消弧形サイリスタ | |
JPH04212464A (ja) | 横型伝導度変調型半導体装置 | |
KR0149779B1 (ko) | 턴-오프 전류능력이 향상된 수평형 모스 제어 다이리스터 | |
GB2130028A (en) | Integrated semiconductor device | |
JP2003158269A (ja) | 絶縁ゲートバイポーラトランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040119 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040317 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040525 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040726 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041005 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041007 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081015 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081015 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091015 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101015 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111015 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111015 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121015 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131015 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |