JPH1197551A - 高耐圧半導体装置及びその駆動方法 - Google Patents
高耐圧半導体装置及びその駆動方法Info
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- JPH1197551A JPH1197551A JP9253712A JP25371297A JPH1197551A JP H1197551 A JPH1197551 A JP H1197551A JP 9253712 A JP9253712 A JP 9253712A JP 25371297 A JP25371297 A JP 25371297A JP H1197551 A JPH1197551 A JP H1197551A
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Abstract
(57)【要約】
【課題】 本発明は、低オン電圧と、低スイッチング損
失との両立を図る。 【解決手段】 半導体基板１１に選択的に形成されたダ
イオード領域１２と、一方の表面におけるダイオード領
域に形成されたアノード電極１５と、他方の表面におけ
るダイオード領域に形成されたカソード電極１６と、ダ
イオード領域とは異なる領域に形成された三端子素子領
域１３と、一方の表面における三端子素子領域に形成さ
れ、且つアノード電極に電気的に接続された第１の主電
極１７と、他方の表面における三端子素子領域に形成さ
れ、且つカソード電極に電気的に接続された第２の主電
極１８と、三端子素子領域に形成され、第１の主電極か
ら第２の主電極に流れる順方向電流を制御するための制
御電極１９と、半導体基板にてダイオード領域と三端子
素子領域との間に形成された分離領域１４とを備えた高
耐圧半導体装置及びその駆動方法。
失との両立を図る。 【解決手段】 半導体基板１１に選択的に形成されたダ
イオード領域１２と、一方の表面におけるダイオード領
域に形成されたアノード電極１５と、他方の表面におけ
るダイオード領域に形成されたカソード電極１６と、ダ
イオード領域とは異なる領域に形成された三端子素子領
域１３と、一方の表面における三端子素子領域に形成さ
れ、且つアノード電極に電気的に接続された第１の主電
極１７と、他方の表面における三端子素子領域に形成さ
れ、且つカソード電極に電気的に接続された第２の主電
極１８と、三端子素子領域に形成され、第１の主電極か
ら第２の主電極に流れる順方向電流を制御するための制
御電極１９と、半導体基板にてダイオード領域と三端子
素子領域との間に形成された分離領域１４とを備えた高
耐圧半導体装置及びその駆動方法。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧半導体装置
及びその駆動方法に係り、特に、インバータ回路などに
用いられるダイオードとして好適な高耐圧半導体装置及
びその駆動方法に関する。
及びその駆動方法に係り、特に、インバータ回路などに
用いられるダイオードとして好適な高耐圧半導体装置及
びその駆動方法に関する。
【０００２】
【従来の技術】図７は従来の高耐圧ｐｉｎダイオードの
構成を示す断面図である。このｐｉｎダイオードは、ｎ
型エミッタ層１上にｎ型ベース層２が形成され、ｎ型ベ
ース層２上にｐ型エミッタ層３が形成されている。ｐ型
エミッタ層３にはアノード電極４が形成され、ｎ型エミ
ッタ層１にはカソード電極５が形成されている。
構成を示す断面図である。このｐｉｎダイオードは、ｎ
型エミッタ層１上にｎ型ベース層２が形成され、ｎ型ベ
ース層２上にｐ型エミッタ層３が形成されている。ｐ型
エミッタ層３にはアノード電極４が形成され、ｎ型エミ
ッタ層１にはカソード電極５が形成されている。
【０００３】この高耐圧ダイオードでは、カソード電極
５に対して正となる正バイアスをアノード電極４に印加
した状態、いわゆる順バイアス状態にすると、ｎ型エミ
ッタ層１から電子がｎ型ベース層２に注入されると共
に、ｐ型エミッタ層３から正孔がｎ型ベース層２中に注
入され、オン（導通）状態となる。
５に対して正となる正バイアスをアノード電極４に印加
した状態、いわゆる順バイアス状態にすると、ｎ型エミ
ッタ層１から電子がｎ型ベース層２に注入されると共
に、ｐ型エミッタ層３から正孔がｎ型ベース層２中に注
入され、オン（導通）状態となる。
【０００４】オン状態では、注入された電子と正孔がｎ
型ベース層２内に蓄積されるため、ｎ型ベース層２の抵
抗が低下し、素子全体の抵抗も低くなる。続いて、オン
状態から阻止状態に移行する時の逆回復動作について説
明する。図８において、ＩＧＢＴ２〜３は常時オフ状態
であり、ＩＧＢＴ４は常時オン状態であるとし、ＩＧＢ
Ｔ１をオン状態にすると、電圧源陽極→ＩＧＢＴ１→Ｌ
→ＩＧＢＴ４→電圧源陰極の経路で電流が流れる。次に
ＩＧＢＴ１をオフ状態にすると、Ｌを流れる電流は、Ｌ
→ＩＧＢＴ４→Ｄ２→Ｌの経路で還流し始める。この
時、Ｄ２は順方向に電圧が引加されており、順方向電流
が流れている。次に再び、ＩＧＢＴ１をオン状態にする
と、電源電圧ＶがダイオードＤ２に引加される（図９中
ｔ１）。
型ベース層２内に蓄積されるため、ｎ型ベース層２の抵
抗が低下し、素子全体の抵抗も低くなる。続いて、オン
状態から阻止状態に移行する時の逆回復動作について説
明する。図８において、ＩＧＢＴ２〜３は常時オフ状態
であり、ＩＧＢＴ４は常時オン状態であるとし、ＩＧＢ
Ｔ１をオン状態にすると、電圧源陽極→ＩＧＢＴ１→Ｌ
→ＩＧＢＴ４→電圧源陰極の経路で電流が流れる。次に
ＩＧＢＴ１をオフ状態にすると、Ｌを流れる電流は、Ｌ
→ＩＧＢＴ４→Ｄ２→Ｌの経路で還流し始める。この
時、Ｄ２は順方向に電圧が引加されており、順方向電流
が流れている。次に再び、ＩＧＢＴ１をオン状態にする
と、電源電圧ＶがダイオードＤ２に引加される（図９中
ｔ１）。
【０００５】時刻ｔ１でＩＧＢＴがオン状態になると、
電源電圧Ｖと回路の浮遊インダクタンスＬｓとに基づい
た電流変化率ｄｉ／ｄｔでダイオード電流は逆方向に移
行し、時刻ｔ２になると、逆方向最大電流Ｉｒｍまで増
加する。
電源電圧Ｖと回路の浮遊インダクタンスＬｓとに基づい
た電流変化率ｄｉ／ｄｔでダイオード電流は逆方向に移
行し、時刻ｔ２になると、逆方向最大電流Ｉｒｍまで増
加する。
【０００６】時刻ｔ２からｎ型ベース層２とｐ型エミッ
タ層３との接合部から空乏層が拡がり始め、ダイオード
電圧Ｖｄが上昇し始める。これと同時に逆方向に流れて
いるダイオード電流が減少し始める。その後、ダイオー
ド電圧Ｖｄは、回路の浮遊インダクタンスＬｓの存在に
より、電源電圧を越えて最大値をとった後、電源電圧Ｖ
に近付く。このとき、カソード近傍に残ったキャリアに
よりテール電流が流れる。
タ層３との接合部から空乏層が拡がり始め、ダイオード
電圧Ｖｄが上昇し始める。これと同時に逆方向に流れて
いるダイオード電流が減少し始める。その後、ダイオー
ド電圧Ｖｄは、回路の浮遊インダクタンスＬｓの存在に
より、電源電圧を越えて最大値をとった後、電源電圧Ｖ
に近付く。このとき、カソード近傍に残ったキャリアに
よりテール電流が流れる。
【０００７】従来構造のダイオードにおいては、導通時
のオン抵抗に対応するオン状態の損失を低下させるため
にｎ型ベース層２内に蓄積されるキャリア量を多くする
必要がある。このため、逆回復時のダイオード電圧Ｖｄ
と、ダイオード電流Ｉｄとの積を時間で積分した逆回復
時のスイッチング損失が大きくなる。
のオン抵抗に対応するオン状態の損失を低下させるため
にｎ型ベース層２内に蓄積されるキャリア量を多くする
必要がある。このため、逆回復時のダイオード電圧Ｖｄ
と、ダイオード電流Ｉｄとの積を時間で積分した逆回復
時のスイッチング損失が大きくなる。
【０００８】一方、逆回復時のスイッチング損失を小さ
くするためにｎ型ベース層２内に蓄積されるキャリア量
を少なくすると、オン状態の損失が大きくなり、オン電
圧ＶAK（定格動作時のアノード・カソード間電圧）を増
大させてしまう。すなわち、ｐｉｎダイオードのスイッ
チング損失とオン電圧ＶAKは、図１０に示すように、ト
レードオフ関係にあり、低オン電圧と、低スイッチング
損失とは両立が不可能となっている。
くするためにｎ型ベース層２内に蓄積されるキャリア量
を少なくすると、オン状態の損失が大きくなり、オン電
圧ＶAK（定格動作時のアノード・カソード間電圧）を増
大させてしまう。すなわち、ｐｉｎダイオードのスイッ
チング損失とオン電圧ＶAKは、図１０に示すように、ト
レードオフ関係にあり、低オン電圧と、低スイッチング
損失とは両立が不可能となっている。
【０００９】
【発明が解決しようとする課題】以上述べたように、従
来構造のダイオードでは、オン状態の損失を低下させる
ためにｎ型ベース層２内に蓄積されるキャリア量を多く
すると、順バイアス状態から逆バイアス状態に移行した
ときに流れる逆方向電流が大きくなり、逆回復時のスイ
ッチング損失を増大させる問題がある。
来構造のダイオードでは、オン状態の損失を低下させる
ためにｎ型ベース層２内に蓄積されるキャリア量を多く
すると、順バイアス状態から逆バイアス状態に移行した
ときに流れる逆方向電流が大きくなり、逆回復時のスイ
ッチング損失を増大させる問題がある。
【００１０】一方、逆回復時のスイッチング損失を低下
させる観点から逆方向電流を小さくするように、ｎ型ベ
ース層２内に蓄積されるキャリア量を少なくすると、オ
ン電圧を上昇させる問題がある。すなわち、従来構造の
ダイオードは、低オン電圧と、低スイッチング損失との
両立が不可能となっている問題がある。
させる観点から逆方向電流を小さくするように、ｎ型ベ
ース層２内に蓄積されるキャリア量を少なくすると、オ
ン電圧を上昇させる問題がある。すなわち、従来構造の
ダイオードは、低オン電圧と、低スイッチング損失との
両立が不可能となっている問題がある。
【００１１】本発明は上記実情を考慮してなされたもの
で、低オン電圧と、低スイッチング損失とを両立し得る
高耐圧半導体装置及びその駆動方法を提供することを目
的とする。
で、低オン電圧と、低スイッチング損失とを両立し得る
高耐圧半導体装置及びその駆動方法を提供することを目
的とする。
【００１２】
【課題を解決するための手段】本発明の骨子は、同一の
半導体基板に、高オン電圧と低スイッチング損失のダイ
オード領域と、低オン電圧と高スイッチング損失の三端
子素子領域とを分離領域を介して電気的に並列に接続し
た構造にある。
半導体基板に、高オン電圧と低スイッチング損失のダイ
オード領域と、低オン電圧と高スイッチング損失の三端
子素子領域とを分離領域を介して電気的に並列に接続し
た構造にある。
【００１３】この構造によれば、オン状態の時には三端
子素子領域をオン状態とし、逆回復動作の時には三端子
素子領域をオフ状態とする駆動方法により、装置全体と
しては、低オン電圧と、低スイッチング損失とが両立可
能となる。
子素子領域をオン状態とし、逆回復動作の時には三端子
素子領域をオフ状態とする駆動方法により、装置全体と
しては、低オン電圧と、低スイッチング損失とが両立可
能となる。
【００１４】さて、以上のような本発明の骨子に基づい
て、具体的には以下のような手段が講じられる。請求項
１に対応する発明は、半導体基板と、前記半導体基板に
形成されたダイオード領域と、前記ダイオード領域の一
方の表面に形成されたアノード電極と、前記ダイオード
領域の他方の表面に形成されたカソード電極と、前記半
導体基板の前記ダイオード領域とは異なる領域に形成さ
れた三端子素子領域と、前記三端子素子領域の一方の表
面に形成され且つ前記アノード電極に電気的に接続され
た第１の主電極と、前記三端子素子領域の他方の表面に
形成され且つ前記カソード電極に電気的に接続された第
２の主電極と、前記三端子素子領域に形成され前記第１
の主電極から前記第２の主電極に流れる順方向電流を制
御するための制御電極と、前記半導体基板の前記ダイオ
ード領域と前記三端子素子領域との間に形成された分離
領域とを備えた高耐圧半導体装置である。
て、具体的には以下のような手段が講じられる。請求項
１に対応する発明は、半導体基板と、前記半導体基板に
形成されたダイオード領域と、前記ダイオード領域の一
方の表面に形成されたアノード電極と、前記ダイオード
領域の他方の表面に形成されたカソード電極と、前記半
導体基板の前記ダイオード領域とは異なる領域に形成さ
れた三端子素子領域と、前記三端子素子領域の一方の表
面に形成され且つ前記アノード電極に電気的に接続され
た第１の主電極と、前記三端子素子領域の他方の表面に
形成され且つ前記カソード電極に電気的に接続された第
２の主電極と、前記三端子素子領域に形成され前記第１
の主電極から前記第２の主電極に流れる順方向電流を制
御するための制御電極と、前記半導体基板の前記ダイオ
ード領域と前記三端子素子領域との間に形成された分離
領域とを備えた高耐圧半導体装置である。
【００１５】また、請求項２に対応する発明は、半導体
基板と、前記半導体基板に形成されたダイオード領域
と、前記ダイオード領域の一方の表面に形成されたアノ
ード電極と、前記ダイオード領域の他方の表面に形成さ
れたカソード電極と、前記半導体基板の前記ダイオード
領域とは異なる領域に形成された三端子素子領域と、前
記三端子素子領域の一方の表面に形成され且つ前記アノ
ード電極に電気的に接続された第１の主電極と、前記三
端子素子領域の他方の表面に形成され且つ前記カソード
電極に電気的に接続された第２の主電極と、前記三端子
素子領域に形成され前記第１の主電極から前記第２の主
電極に流れる順方向電流を制御するための制御電極と、
前記半導体基板の前記ダイオード領域と前記三端子素子
領域との間に形成された分離領域とを備えた高耐圧半導
体装置の駆動方法であって、逆回復動作の際に、前記順
方向電流が減少し始める前に、前記三端子素子領域をオ
フ状態にするための制御信号を前記制御電極に印加する
高耐圧半導体装置の駆動方法である。 （作用）従って、本発明は以上のような手段を講じたこ
とにより、主電流は、定常のオン動作時にはオン電圧の
低い三端子素子領域を流れ、逆回復動作に入る前に三端
子素子領域をオフすることによってスイッチング損失の
低いダイオードに流れるようになるので、逆回復時のス
イッチング損失を低減でき、低オン電圧と、低スイッチ
ング損失とを両立させることができる。
基板と、前記半導体基板に形成されたダイオード領域
と、前記ダイオード領域の一方の表面に形成されたアノ
ード電極と、前記ダイオード領域の他方の表面に形成さ
れたカソード電極と、前記半導体基板の前記ダイオード
領域とは異なる領域に形成された三端子素子領域と、前
記三端子素子領域の一方の表面に形成され且つ前記アノ
ード電極に電気的に接続された第１の主電極と、前記三
端子素子領域の他方の表面に形成され且つ前記カソード
電極に電気的に接続された第２の主電極と、前記三端子
素子領域に形成され前記第１の主電極から前記第２の主
電極に流れる順方向電流を制御するための制御電極と、
前記半導体基板の前記ダイオード領域と前記三端子素子
領域との間に形成された分離領域とを備えた高耐圧半導
体装置の駆動方法であって、逆回復動作の際に、前記順
方向電流が減少し始める前に、前記三端子素子領域をオ
フ状態にするための制御信号を前記制御電極に印加する
高耐圧半導体装置の駆動方法である。 （作用）従って、本発明は以上のような手段を講じたこ
とにより、主電流は、定常のオン動作時にはオン電圧の
低い三端子素子領域を流れ、逆回復動作に入る前に三端
子素子領域をオフすることによってスイッチング損失の
低いダイオードに流れるようになるので、逆回復時のス
イッチング損失を低減でき、低オン電圧と、低スイッチ
ング損失とを両立させることができる。
【００１６】
【発明の実施の形態】以下、本発明の各実施形態につい
て図面を参照して説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る高耐圧半導体装置の構成を示す断面図である。この高
耐圧半導体装置は、高抵抗のｎ- 型半導体基板１１に選
択的に形成されたダイオード領域１２と、ｎ- 型半導体
基板１にてダイオード領域１２とは異なる領域に形成さ
れた三端子素子領域１３と、ｎ- 型半導体基板１１にて
ダイオード領域１２と三端子素子領域１３との間に形成
された分離領域１４とを有している。
て図面を参照して説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る高耐圧半導体装置の構成を示す断面図である。この高
耐圧半導体装置は、高抵抗のｎ- 型半導体基板１１に選
択的に形成されたダイオード領域１２と、ｎ- 型半導体
基板１にてダイオード領域１２とは異なる領域に形成さ
れた三端子素子領域１３と、ｎ- 型半導体基板１１にて
ダイオード領域１２と三端子素子領域１３との間に形成
された分離領域１４とを有している。
【００１７】ダイオード領域１２では、ｎ- 型半導体基
板１１の一方の表面にアノード電極１５が形成され、ｎ
- 型半導体基板１１の他方の表面にカソード電極１６が
形成されている。
板１１の一方の表面にアノード電極１５が形成され、ｎ
- 型半導体基板１１の他方の表面にカソード電極１６が
形成されている。
【００１８】三端子素子領域１３では、ｎ- 型半導体基
板１１の一方の表面に第１の主電極１７が形成され、ｎ
- 型半導体基板１１の他方の表面に第２の主電極１８が
形成され、第１の主電極１７から第２の主電極１８に流
れる順方向電流を制御するための制御電極１９が形成さ
れている。なお、第１の主電極１７は、アノード電極１
５に電気的に接続され、アノード端子Ａを構成してい
る。第２の主電極１８は、カソード電極１６に電気的に
接続され、カソード端子Ｋを構成している。すなわち、
ダイオード領域１２と三端子素子領域１３とは互いに順
並列に接続されている。また、制御電極１９は、与えら
れる制御信号により、順方向電流をオン・オフ制御可能
としている。
板１１の一方の表面に第１の主電極１７が形成され、ｎ
- 型半導体基板１１の他方の表面に第２の主電極１８が
形成され、第１の主電極１７から第２の主電極１８に流
れる順方向電流を制御するための制御電極１９が形成さ
れている。なお、第１の主電極１７は、アノード電極１
５に電気的に接続され、アノード端子Ａを構成してい
る。第２の主電極１８は、カソード電極１６に電気的に
接続され、カソード端子Ｋを構成している。すなわち、
ダイオード領域１２と三端子素子領域１３とは互いに順
並列に接続されている。また、制御電極１９は、与えら
れる制御信号により、順方向電流をオン・オフ制御可能
としている。
【００１９】分離領域１４に関しては、上述したように
分離領域１４の幅Ｌ１がこの分離領域１４のアンビポー
ラ・キャリア拡散長Ｌａ＝（Ｄａ・τａ）1/2 よりも長
く設定されている（Ｌａ＜Ｌ１）。
分離領域１４の幅Ｌ１がこの分離領域１４のアンビポー
ラ・キャリア拡散長Ｌａ＝（Ｄａ・τａ）1/2 よりも長
く設定されている（Ｌａ＜Ｌ１）。
【００２０】ここで、ダイオード領域１２は、図２の電
流一電圧特性図に示すように、従来のダイオードに比
べ、電気抵抗の高い特性（逆回復電流が小さい特性）に
設計されている。
流一電圧特性図に示すように、従来のダイオードに比
べ、電気抵抗の高い特性（逆回復電流が小さい特性）に
設計されている。
【００２１】逆に、三端子素子領域１３の電流−電圧特
性は、従来ダイオードに比べ、電気抵抗の高い特性（逆
回復電流が大きい特性）に設計されている。なお、ダイ
オード領域１２と三端子素子領域１３との同一電流密度
での抵抗値は、ダイオード領域１２の方が三端子素子領
域１３よりも高くなっている。
性は、従来ダイオードに比べ、電気抵抗の高い特性（逆
回復電流が大きい特性）に設計されている。なお、ダイ
オード領域１２と三端子素子領域１３との同一電流密度
での抵抗値は、ダイオード領域１２の方が三端子素子領
域１３よりも高くなっている。
【００２２】このような電気抵抗の設計は、素子構造の
変更、電子線又はプロトン等の照射、あるいは金等の重
金属の拡散により、実行可能となっている。例えば、電
子線等の照射により、ｎ- 型半導体基板１１のダイオー
ド領域１２のライフタイムτ1 よりも、ｎ- 型半導体基
板１１の三端子素子領域１３のライフタイムτ2 の方を
長くしてもよい。また、ライフタイムを制御する場合、
プロトンの照射により、ｎ- 型半導体基板１１のダイオ
ード領域１２及び三端子素子領域１３のライフタイムτ
1 ，τ2 を個々に局所的に制御してもよい。
変更、電子線又はプロトン等の照射、あるいは金等の重
金属の拡散により、実行可能となっている。例えば、電
子線等の照射により、ｎ- 型半導体基板１１のダイオー
ド領域１２のライフタイムτ1 よりも、ｎ- 型半導体基
板１１の三端子素子領域１３のライフタイムτ2 の方を
長くしてもよい。また、ライフタイムを制御する場合、
プロトンの照射により、ｎ- 型半導体基板１１のダイオ
ード領域１２及び三端子素子領域１３のライフタイムτ
1 ，τ2 を個々に局所的に制御してもよい。
【００２３】また、分離領域に関しては、例えば分離領
域の幅Ｌ１がこの分離領域のアンビポーラ・キャリア拡
散長Ｌａ＝（Ｄａ・τａ）1/2 よりも長いことが好まし
い（Ｌａ＜Ｌ１）。
域の幅Ｌ１がこの分離領域のアンビポーラ・キャリア拡
散長Ｌａ＝（Ｄａ・τａ）1/2 よりも長いことが好まし
い（Ｌａ＜Ｌ１）。
【００２４】次に、以上のように構成された高耐圧半導
体装置の駆動方法について図３の電流波形図を参照しな
がら説明する。オン状態においては、アノード端子Ａと
カソード端子Ｋ間に順方向電圧が印加され、主電流が流
れる。このとき、制御電極１９には、三端子素子領域１
３をオン状態とするオン信号が与えられるため、主電流
は電気抵抗の低い三端子素子領域１３を主に流れる。
体装置の駆動方法について図３の電流波形図を参照しな
がら説明する。オン状態においては、アノード端子Ａと
カソード端子Ｋ間に順方向電圧が印加され、主電流が流
れる。このとき、制御電極１９には、三端子素子領域１
３をオン状態とするオン信号が与えられるため、主電流
は電気抵抗の低い三端子素子領域１３を主に流れる。
【００２５】従って、図１に示す装置の電気抵抗は、三
端子素子領域１３の電気抵抗とほぼ等しくなるまで低減
される（時刻ｔ＜ｔ１）。次に、逆回復動作をさせるタ
イミングの例えば１０μｓだけ前に制御電極１９にオフ
信号を与える。これにより、三端子素子領域１３がオフ
状態とされ（ｔ＝ｔ１）、主電流は高い電気抵抗のダイ
オード領域１２を主に流れるようになる（ｔ１＜ｔ＜ｔ
２）。なお、主電流は、ダイオード領域１２が高抵抗の
ために値が減少している。
端子素子領域１３の電気抵抗とほぼ等しくなるまで低減
される（時刻ｔ＜ｔ１）。次に、逆回復動作をさせるタ
イミングの例えば１０μｓだけ前に制御電極１９にオフ
信号を与える。これにより、三端子素子領域１３がオフ
状態とされ（ｔ＝ｔ１）、主電流は高い電気抵抗のダイ
オード領域１２を主に流れるようになる（ｔ１＜ｔ＜ｔ
２）。なお、主電流は、ダイオード領域１２が高抵抗の
ために値が減少している。
【００２６】この状態で逆回復動作を行うと、主電流が
逆回復電流の小さいダイオード領域１２を主に流れてい
るために、図３に示すように、逆回復電流は、従来のダ
イオードよりも小さくなっている。
逆回復電流の小さいダイオード領域１２を主に流れてい
るために、図３に示すように、逆回復電流は、従来のダ
イオードよりも小さくなっている。
【００２７】また、ｔ≧ｔ２の逆回復時において、制御
電極１９にオン信号を加えると、ｔ１＜ｔ＜ｔ２の期間
に排出しきれなかった三端子素子領域１３中の余剰キャ
リアをより早く排出できるために、より一層、逆回復特
性を改善できる。
電極１９にオン信号を加えると、ｔ１＜ｔ＜ｔ２の期間
に排出しきれなかった三端子素子領域１３中の余剰キャ
リアをより早く排出できるために、より一層、逆回復特
性を改善できる。
【００２８】上述したように本実施形態によれば、定常
のオン動作時には、主電流はオン電圧の低い三端子素子
領域１３を流れる。また、逆回復動作時には、逆回復動
作の直前に三端子素子領域１３をオフすることにより、
主電流はスイッチング損失の低いダイオード領域１２を
流れ、しかる後、阻止状態となる。
のオン動作時には、主電流はオン電圧の低い三端子素子
領域１３を流れる。また、逆回復動作時には、逆回復動
作の直前に三端子素子領域１３をオフすることにより、
主電流はスイッチング損失の低いダイオード領域１２を
流れ、しかる後、阻止状態となる。
【００２９】これにより、逆回復時のスイッチング損失
を低減でき、低オン電圧と、低スイッチング損失とを両
立させることができる。すなわち、定常のオン状態の時
には充分電気抵抗が小さく、逆回復動作時にも逆回復電
流が小さく逆回復特性の良い高耐圧半導体装置を実現す
ることができる。
を低減でき、低オン電圧と、低スイッチング損失とを両
立させることができる。すなわち、定常のオン状態の時
には充分電気抵抗が小さく、逆回復動作時にも逆回復電
流が小さく逆回復特性の良い高耐圧半導体装置を実現す
ることができる。
【００３０】また、ダイオード領域１２と三端子素子領
域１３との間を分離領域１４により、完全に分離してい
るので、電子線照射などを用い、装置内の電気特性を容
易かつ確実に制御することができる。 （第２の実施形態）図４は本発明の第２の実施形態に係
る高耐圧半導体装置の構成を示す断面図であり、図１と
同一部分には同一符号を付してその詳しい説明を省略
し、ここでは異なる部分についてのみ述べる。
域１３との間を分離領域１４により、完全に分離してい
るので、電子線照射などを用い、装置内の電気特性を容
易かつ確実に制御することができる。 （第２の実施形態）図４は本発明の第２の実施形態に係
る高耐圧半導体装置の構成を示す断面図であり、図１と
同一部分には同一符号を付してその詳しい説明を省略
し、ここでは異なる部分についてのみ述べる。
【００３１】すなわち、本実施形態は、第１の実施形態
の変形構成であり、ダイオード領域１２がｐｉｎダイオ
ードで構成され、三端子素子領域１３がＩＧＢＴで構成
されている。以上のような構造としても、第１の実施形
態と同様の効果を得ることができる。
の変形構成であり、ダイオード領域１２がｐｉｎダイオ
ードで構成され、三端子素子領域１３がＩＧＢＴで構成
されている。以上のような構造としても、第１の実施形
態と同様の効果を得ることができる。
【００３２】なお、本実施形態に係る高耐圧半導体装置
は、図８に示したインバータ回路のダイオードＤ１〜Ｄ
４（還流ダイオードＦＷＤ；Free Wheeling Diode)とし
て使用してもよい。この場合、ダイオードＤ１〜Ｄ４に
逆並列に接続される各主スイッチング素子ＩＧＢＴ１〜
ＩＧＢＴ４のゲート端子Ｇと、本実施形態の高耐圧半導
体装置におけるＩＧＢＴの制御電極１９とを電気的に接
続することが好ましい。
は、図８に示したインバータ回路のダイオードＤ１〜Ｄ
４（還流ダイオードＦＷＤ；Free Wheeling Diode)とし
て使用してもよい。この場合、ダイオードＤ１〜Ｄ４に
逆並列に接続される各主スイッチング素子ＩＧＢＴ１〜
ＩＧＢＴ４のゲート端子Ｇと、本実施形態の高耐圧半導
体装置におけるＩＧＢＴの制御電極１９とを電気的に接
続することが好ましい。
【００３３】これにより、主スイッチング素子ＩＧＢＴ
の定常オン状態の時には、本実施形態装置のＩＧＢＴを
簡単にオン状態にでき、逆回復動作の直前には当該ＩＧ
ＢＴをオフ状態にすることができる。 （第３の実施形態）図５は本発明の第３の実施形態に係
る高耐圧半導体装置の概略構成を示す平面図である。本
実施形態は、第１又は第２の実施形態の変形構成であ
り、ダイオード領域１２、分離領域１４及び三端子素子
領域１３の平面配置を規定したものであって、具体的に
は、ダイオード領域１２が分離領域１４を介して三端子
素子領域１３を取り囲んだ配置構成となっている。
の定常オン状態の時には、本実施形態装置のＩＧＢＴを
簡単にオン状態にでき、逆回復動作の直前には当該ＩＧ
ＢＴをオフ状態にすることができる。 （第３の実施形態）図５は本発明の第３の実施形態に係
る高耐圧半導体装置の概略構成を示す平面図である。本
実施形態は、第１又は第２の実施形態の変形構成であ
り、ダイオード領域１２、分離領域１４及び三端子素子
領域１３の平面配置を規定したものであって、具体的に
は、ダイオード領域１２が分離領域１４を介して三端子
素子領域１３を取り囲んだ配置構成となっている。
【００３４】以上のような構造によれば、接合終端がダ
イオード領域１４に位置するために接合終端構造を一般
的なベベル構造として形成できるので、高耐圧半導体装
置を低コストで得ることができる。 （他の実施形態）なお、第２の実施形態では、ダイオー
ド領域１２をｐｉｎダイオードとした場合について説明
したが、これに限らず、ダイオード領域２を、ｐ- ｉｎ
ダイオード(M.Naito,IEEE ED-23(1976))や、Static Shi
elding Diode(Y.Shimizu et al.,IEEE ED-31(1984)) 、
Soft and Fast Recovery Diode(M.Mori,ISPSD'91) 、Em
itter Short Type Diode(M.Kitagawa,ISPSD'92) 、Scho
ttky Diode、Merged/p-i-nSchottky Rectifier(S.L.Tu,
IEEE ED-40(1993))、Bipolar-Mode Schottky Diode(Y.A
memiya,IEEE ED-31(1984)) のいずれとしても、本発明
を同様に実施して同様の効果を得ることができる。
イオード領域１４に位置するために接合終端構造を一般
的なベベル構造として形成できるので、高耐圧半導体装
置を低コストで得ることができる。 （他の実施形態）なお、第２の実施形態では、ダイオー
ド領域１２をｐｉｎダイオードとした場合について説明
したが、これに限らず、ダイオード領域２を、ｐ- ｉｎ
ダイオード(M.Naito,IEEE ED-23(1976))や、Static Shi
elding Diode(Y.Shimizu et al.,IEEE ED-31(1984)) 、
Soft and Fast Recovery Diode(M.Mori,ISPSD'91) 、Em
itter Short Type Diode(M.Kitagawa,ISPSD'92) 、Scho
ttky Diode、Merged/p-i-nSchottky Rectifier(S.L.Tu,
IEEE ED-40(1993))、Bipolar-Mode Schottky Diode(Y.A
memiya,IEEE ED-31(1984)) のいずれとしても、本発明
を同様に実施して同様の効果を得ることができる。
【００３５】また、第２の実施形態では、三端子素子領
域１３をＩＧＢＴとした場合について説明したが、これ
に限らず、三端子素子領域１３は、バイポーラトランジ
スタとしても、本発明を同様に実施して同様の効果を得
ることができる。さらに、ＧＴＯ、ＩＥＧＴ(M.Kitagaw
a,IEDM'93)、ＭＣＴ(CMOS Controlled Thyristor) 、Ｅ
ＳＴ(Emitter Switched Thyristor)のような、バイポー
ラトランジスタよりもオン抵抗（定格電流通電時におけ
る電気抵抗）の低い素子を三端子素子領域１３として用
いれば、定常オン状態の時のオン抵抗を低減できるの
で、より優れた効果を得ることができる。
域１３をＩＧＢＴとした場合について説明したが、これ
に限らず、三端子素子領域１３は、バイポーラトランジ
スタとしても、本発明を同様に実施して同様の効果を得
ることができる。さらに、ＧＴＯ、ＩＥＧＴ(M.Kitagaw
a,IEDM'93)、ＭＣＴ(CMOS Controlled Thyristor) 、Ｅ
ＳＴ(Emitter Switched Thyristor)のような、バイポー
ラトランジスタよりもオン抵抗（定格電流通電時におけ
る電気抵抗）の低い素子を三端子素子領域１３として用
いれば、定常オン状態の時のオン抵抗を低減できるの
で、より優れた効果を得ることができる。
【００３６】また、第３の実施形態では、三端子素子領
域１３を中心として分離領域１４及びダイオード領域１
２が順次、同心円状に配置された場合について説明した
が、これに限らず、図６に示すように、三端子素子領域
１３、分離領域１４及びダイオード領域１２を単に並列
に配置しても、本発明を同様に実施して同様の効果を得
ることができるのは言うまでもない。その他、本発明は
その要旨を逸脱しない範囲で種々変形して実施できる。
域１３を中心として分離領域１４及びダイオード領域１
２が順次、同心円状に配置された場合について説明した
が、これに限らず、図６に示すように、三端子素子領域
１３、分離領域１４及びダイオード領域１２を単に並列
に配置しても、本発明を同様に実施して同様の効果を得
ることができるのは言うまでもない。その他、本発明は
その要旨を逸脱しない範囲で種々変形して実施できる。
【００３７】
【発明の効果】以上説明したように本発明によれば、主
電流は、定常のオン動作時にはオン電圧の低い三端子素
子領域を流れ、逆回復動作時に入る前に三端子素子領域
をオフすることによってスイッチング損失の小さいダイ
オードに流れるようになるので、逆回復時のスイッチン
グ損失を小さくでき、低オン電圧、低スイッチング損失
を両立した高耐圧半導体装置及びその駆動方法を実現す
ることができる。
電流は、定常のオン動作時にはオン電圧の低い三端子素
子領域を流れ、逆回復動作時に入る前に三端子素子領域
をオフすることによってスイッチング損失の小さいダイ
オードに流れるようになるので、逆回復時のスイッチン
グ損失を小さくでき、低オン電圧、低スイッチング損失
を両立した高耐圧半導体装置及びその駆動方法を実現す
ることができる。
【図１】本発明の第１の実施形態に係る高耐圧半導体装
置の構成を示す断面図
置の構成を示す断面図
【図２】同実施の形態における電流一電圧特性図
【図３】同実施の形態における動作を説明するためのタ
イムチャート
イムチャート
【図４】本発明の第２の実施形態に係る高耐圧半導体装
置の構成を示す断面図
置の構成を示す断面図
【図５】本発明の第３の実施形態に係る高耐圧半導体装
置の概略構成を示す平面図
置の概略構成を示す平面図
【図６】同実施の形態における高耐圧半導体装置の変形
構成を示す平面図
構成を示す平面図
【図７】従来の高耐圧ｐｉｎダイオードの構成を示す断
面図
面図
【図８】一般的なインバータ回路のアーム部の構成を示
す回路図
す回路図
【図９】従来の逆回復時のダイオードの電流波形の概略
図
図
【図１０】従来のダイオードのスイッチング損失とオン
電圧との関係を示す図
電圧との関係を示す図
１１…ｎ- 型半導体基板 １２…ダイオード領域 １３…三端子素子領域 １４…分離領域 １５…アノード電極 １６…カソード電極 １７…第１の主電極 １８…第２の主電極 １９…制御電極 Ａ…アノード端子 Ｋ…カソード端子
Claims (2)
- 【請求項１】 半導体基板と、 前記半導体基板に形成されたダイオード領域と、 前記ダイオード領域の一方の表面に形成されたアノード
電極と、 前記ダイオード領域の他方の表面に形成されたカソード
電極と、 前記半導体基板の前記ダイオード領域とは異なる領域に
形成された三端子素子領域と、 前記三端子素子領域の一方の表面に形成され且つ前記ア
ノード電極に電気的に接続された第１の主電極と、 前記三端子素子領域の他方の表面に形成され且つ前記カ
ソード電極に電気的に接続された第２の主電極と、 前記三端子素子領域に形成され前記第１の主電極から前
記第２の主電極に流れる順方向電流を制御するための制
御電極と、 前記半導体基板の前記ダイオード領域と前記三端子素子
領域との間に形成された分離領域とを備えた高耐圧半導
体装置。 - 【請求項２】 半導体基板と、 前記半導体基板に形成されたダイオード領域と、 前記ダイオード領域の一方の表面に形成されたアノード
電極と、 前記ダイオード領域の他方の表面に形成されたカソード
電極と、 前記半導体基板の前記ダイオード領域とは異なる領域に
形成された三端子素子領域と、 前記三端子素子領域の一方の表面に形成され且つ前記ア
ノード電極に電気的に接続された第１の主電極と、 前記三端子素子領域の他方の表面に形成され且つ前記カ
ソード電極に電気的に接続された第２の主電極と、 前記三端子素子領域に形成され前記第１の主電極から前
記第２の主電極に流れる順方向電流を制御するための制
御電極と、 前記半導体基板の前記ダイオード領域と前記三端子素子
領域との間に形成された分離領域とを備えた高耐圧半導
体装置の駆動方法であって、 逆回復動作の際に、前記順方向電流が減少し始める前
に、前記三端子素子領域をオフ状態にするための制御信
号を前記制御電極に印加する高耐圧半導体装置の駆動方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25371297A JP3607468B2 (ja) | 1997-09-18 | 1997-09-18 | 高耐圧半導体装置及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25371297A JP3607468B2 (ja) | 1997-09-18 | 1997-09-18 | 高耐圧半導体装置及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197551A true JPH1197551A (ja) | 1999-04-09 |
| JP3607468B2 JP3607468B2 (ja) | 2005-01-05 |
Family
ID=17255108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25371297A Expired - Fee Related JP3607468B2 (ja) | 1997-09-18 | 1997-09-18 | 高耐圧半導体装置及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3607468B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011238872A (ja) * | 2010-05-13 | 2011-11-24 | Toyota Central R&D Labs Inc | 半導体装置 |
| JP2015065464A (ja) * | 2014-12-02 | 2015-04-09 | 株式会社豊田中央研究所 | 半導体装置 |
| US9590616B2 (en) | 2013-07-10 | 2017-03-07 | Denso Corporation | Drive control device |
-
1997
- 1997-09-18 JP JP25371297A patent/JP3607468B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011238872A (ja) * | 2010-05-13 | 2011-11-24 | Toyota Central R&D Labs Inc | 半導体装置 |
| US9590616B2 (en) | 2013-07-10 | 2017-03-07 | Denso Corporation | Drive control device |
| JP2015065464A (ja) * | 2014-12-02 | 2015-04-09 | 株式会社豊田中央研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3607468B2 (ja) | 2005-01-05 |
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