JPH1187619A - 半導体装置用インダクタ - Google Patents
半導体装置用インダクタInfo
- Publication number
- JPH1187619A JPH1187619A JP9267824A JP26782497A JPH1187619A JP H1187619 A JPH1187619 A JP H1187619A JP 9267824 A JP9267824 A JP 9267824A JP 26782497 A JP26782497 A JP 26782497A JP H1187619 A JPH1187619 A JP H1187619A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- inductor
- insulating film
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】従来、半導体基板上の絶縁膜上に設けられ、薄
膜状の配線で構成される半導体装置用インダクタにおい
ては、特にＧＨｚ帯程度以上の高周波帯では、配線厚さ
によるＱ特性の改善には難点があった。この問題を解消
したＱ特性の改善に効果のある半導体装置用インダクタ
を提供する。 【解決手段】絶縁膜及び配線よりなる層を多層に形成
し、前記各層のコイル部配線は、該配線の一部分又は全
域を同一パターンとして各層の同位置に形成し、且つ前
記により同一パターンとした配線部分の両端部に、各層
間を連結するビアホールを設け配線接続した。
膜状の配線で構成される半導体装置用インダクタにおい
ては、特にＧＨｚ帯程度以上の高周波帯では、配線厚さ
によるＱ特性の改善には難点があった。この問題を解消
したＱ特性の改善に効果のある半導体装置用インダクタ
を提供する。 【解決手段】絶縁膜及び配線よりなる層を多層に形成
し、前記各層のコイル部配線は、該配線の一部分又は全
域を同一パターンとして各層の同位置に形成し、且つ前
記により同一パターンとした配線部分の両端部に、各層
間を連結するビアホールを設け配線接続した。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波用ＩＣの内
部に、受動素子の一つとして設けられるインダクタに関
する。
部に、受動素子の一つとして設けられるインダクタに関
する。
【０００２】
【従来の技術】従来、高周波用ＩＣ内部に作り込まれる
インダクタとして、スパイラル型インダクタがある。
インダクタとして、スパイラル型インダクタがある。
【０００３】図３（ａ）は、スパイラル型インダクタの
平面図、同（ｂ）はその断面図を示す。
平面図、同（ｂ）はその断面図を示す。
【０００４】スパイラル型インダクタは、通常図３に示
すように、２層構造で形成されている。半導体基板上に
設けられた絶縁膜５上に引出し配線２が形成され、これ
らを被って第２層の絶縁膜４が設けられ、その上に金属
薄膜配線よりなる渦巻き状のコイルが形成され、同コイ
ルの中心端は絶縁膜４に開けられたビアホール（viahol
e）３を介して引出し配線２に接続されている。
すように、２層構造で形成されている。半導体基板上に
設けられた絶縁膜５上に引出し配線２が形成され、これ
らを被って第２層の絶縁膜４が設けられ、その上に金属
薄膜配線よりなる渦巻き状のコイルが形成され、同コイ
ルの中心端は絶縁膜４に開けられたビアホール（viahol
e）３を介して引出し配線２に接続されている。
【０００５】
【発明が解決しようとする課題】周知のように薄膜配線
で構成されるインダクタのＱ特性は配線の厚さを厚くし
コイルの抵抗値を小さくすることにより改善される。
で構成されるインダクタのＱ特性は配線の厚さを厚くし
コイルの抵抗値を小さくすることにより改善される。
【０００６】しかし、ＧＨｚ帯程度以上の高周波帯域で
使用されるインダクタでは、表皮効果により電流が導体
表面に集中するので配線厚さ（断面積）の増加による抵
抗値の減少は小さくなり、Ｑ特性は厚さに対し比例的に
は改善されなくなる。
使用されるインダクタでは、表皮効果により電流が導体
表面に集中するので配線厚さ（断面積）の増加による抵
抗値の減少は小さくなり、Ｑ特性は厚さに対し比例的に
は改善されなくなる。
【０００７】また、図３に示したようなスパイラル型イ
ンダクタでは、２層配線にするために配線の厚さを余り
大きく取れないという問題がある。
ンダクタでは、２層配線にするために配線の厚さを余り
大きく取れないという問題がある。
【０００８】本発明は、上記問題点を解消した、Ｑ特性
の改善に有効な構造の半導体装置用インダクタを提供し
ようとするものである。
の改善に有効な構造の半導体装置用インダクタを提供し
ようとするものである。
【０００９】
【課題を解決するための手段】本発明の半導体装置用イ
ンダクタは、絶縁膜と該絶縁膜の上に形成した薄膜配線
とよりなる層を、多層に形成して構成し、前記各層に設
ける配線のコイル部は、該コイル部の一部分又は全域を
同一パターンとして各層の同位置に形成し、且つ前記に
より同一パターンとした配線部分の両端部に、各層間を
連結するビアホールを設け、配線接続した。
ンダクタは、絶縁膜と該絶縁膜の上に形成した薄膜配線
とよりなる層を、多層に形成して構成し、前記各層に設
ける配線のコイル部は、該コイル部の一部分又は全域を
同一パターンとして各層の同位置に形成し、且つ前記に
より同一パターンとした配線部分の両端部に、各層間を
連結するビアホールを設け、配線接続した。
【００１０】また、上記と同様な多層構造において、前
記ビアホールは、同一パターンとしたコイル部配線に沿
って溝状に設けた。
記ビアホールは、同一パターンとしたコイル部配線に沿
って溝状に設けた。
【００１１】インダクタの構成を上記のようにすること
により、コイル部の一部又は全域が電気的に並列接続さ
れることになり。コイル部配線の抵抗値が低減される。
により、コイル部の一部又は全域が電気的に並列接続さ
れることになり。コイル部配線の抵抗値が低減される。
【００１２】
【発明の実施の形態】図１は、本発明の半導体装置用イ
ンダクタの一実施例の説明図であり、（ａ）はその平面
図、（ｂ）はその断面図である。以下、概略の製作手順
を述べながら本実施例の構造を説明する。
ンダクタの一実施例の説明図であり、（ａ）はその平面
図、（ｂ）はその断面図である。以下、概略の製作手順
を述べながら本実施例の構造を説明する。
【００１３】Ｓｉ等の半導体基板上に設けられたＳｉＯ
2 等よりなる絶縁膜（第１層絶縁膜）５の上に、Ａｌ、
Ａｕ等よりなるスパイラル状の薄膜配線２及び引出し用
の薄膜配線（第１層薄膜配線）２がスパッタ、エッチン
グ等の工程により形成される。図中、これら第１層の薄
膜配線２が形成されている部分はハッチングで示されて
いる。本例では、スパイラル配線の一部は引出し線とク
ロスしないように配線が省略されている。
2 等よりなる絶縁膜（第１層絶縁膜）５の上に、Ａｌ、
Ａｕ等よりなるスパイラル状の薄膜配線２及び引出し用
の薄膜配線（第１層薄膜配線）２がスパッタ、エッチン
グ等の工程により形成される。図中、これら第１層の薄
膜配線２が形成されている部分はハッチングで示されて
いる。本例では、スパイラル配線の一部は引出し線とク
ロスしないように配線が省略されている。
【００１４】上記第１層の絶縁膜５及び配線２を被って
ＳｉＯ2 等よりなる絶縁膜（第２層絶縁膜）４が、ＣＶ
Ｄ等により形成され、更にその上に、上記第１層のスパ
イラル状薄膜配線とほぼ同様なパターンのスパイラル状
の薄膜配線（第２層薄膜配線）１がスパッタ、エッチン
グ等の工程により形成される。
ＳｉＯ2 等よりなる絶縁膜（第２層絶縁膜）４が、ＣＶ
Ｄ等により形成され、更にその上に、上記第１層のスパ
イラル状薄膜配線とほぼ同様なパターンのスパイラル状
の薄膜配線（第２層薄膜配線）１がスパッタ、エッチン
グ等の工程により形成される。
【００１５】また、上記薄膜配線１の中心部及び第一
層、第２層の配線パターンが同一な配線部分の両端に
は、引出し用及び両層を連結するためのビアホール３が
それぞれエッチングにより形成されており、上記スパッ
タ工程で配線接続される。
層、第２層の配線パターンが同一な配線部分の両端に
は、引出し用及び両層を連結するためのビアホール３が
それぞれエッチングにより形成されており、上記スパッ
タ工程で配線接続される。
【００１６】上記のように構成することにより、コイル
部の配線の大部分を並列に接続した状態となり、抵抗値
が低減される。
部の配線の大部分を並列に接続した状態となり、抵抗値
が低減される。
【００１７】次に、図２は、本発明の半導体装置用イン
ダクタの別の実施例の説明図であり、（ａ）はその平面
図、（ｂ）はその断面図である。
ダクタの別の実施例の説明図であり、（ａ）はその平面
図、（ｂ）はその断面図である。
【００１８】本実施例では、第１層、第２層とも同一パ
ターンのスパイラル状の薄膜配線１及び２が形成されて
おり、これら配線の全域に沿って連続的に溝状のビアホ
ール３が形成され、配線接続されている。本インダクタ
では、コイル中心端からの引出しは金線等のワイヤ６に
よりなされる。
ターンのスパイラル状の薄膜配線１及び２が形成されて
おり、これら配線の全域に沿って連続的に溝状のビアホ
ール３が形成され、配線接続されている。本インダクタ
では、コイル中心端からの引出しは金線等のワイヤ６に
よりなされる。
【００１９】本構造のものでは、ビアホール３部分の配
線が抵抗値の低減に寄与するので、低減効果は更に大き
くなる。
線が抵抗値の低減に寄与するので、低減効果は更に大き
くなる。
【００２０】本発明のインダクタは、上記図１、図２に
示したような２層構造のものに限られることはなく、更
に多層構造にし、より効果を高めることが可能である
が、上述の構造のもので、従来構造のものに比べ、抵抗
値を１／２〜２／３程度に下げることができる。
示したような２層構造のものに限られることはなく、更
に多層構造にし、より効果を高めることが可能である
が、上述の構造のもので、従来構造のものに比べ、抵抗
値を１／２〜２／３程度に下げることができる。
【００２１】また、本発明インダクタの実施例として、
スパイラル型インダクタに適用した場合を示したが、メ
アンダ型構造のインダクタについても有効に適用できる
ことはいうまでもない。
スパイラル型インダクタに適用した場合を示したが、メ
アンダ型構造のインダクタについても有効に適用できる
ことはいうまでもない。
【００２２】
【発明の効果】以上説明したように、本発明の半導体装
置用インダクタでは、絶縁膜と該絶縁膜の上に形成した
薄膜配線とよりなる層を、多層に形成し、各層に設ける
コイル部配線は、該配線の一部分又は全域を同一パター
ンとして各層の同位置に形成するとともに、同一パター
ンとした配線部分の両端部に各層間を連結するビアホー
ルが設けられ、各層のコイル部の一部又は全域が電気的
に並列接続されるように構成されるので、インダクタの
抵抗値が低減され、結果的に、Ｑ特性が改善される。
置用インダクタでは、絶縁膜と該絶縁膜の上に形成した
薄膜配線とよりなる層を、多層に形成し、各層に設ける
コイル部配線は、該配線の一部分又は全域を同一パター
ンとして各層の同位置に形成するとともに、同一パター
ンとした配線部分の両端部に各層間を連結するビアホー
ルが設けられ、各層のコイル部の一部又は全域が電気的
に並列接続されるように構成されるので、インダクタの
抵抗値が低減され、結果的に、Ｑ特性が改善される。
【００２３】また、同一パターンとした配線部分に沿い
各層間を連結する溝状のビアホールを設けたものでは、
ビアホール内の配線部分も抵抗値の低減に寄与するの
で、より効果的になる。
各層間を連結する溝状のビアホールを設けたものでは、
ビアホール内の配線部分も抵抗値の低減に寄与するの
で、より効果的になる。
【００２４】本発明ににおけるインダクタの抵抗値低減
は、薄膜配線の厚さによるものではなく、薄膜配線を多
層に形成したことにより得られものであり、表皮効果に
よる低減効果の低下を生じることがないので、ＧＨｚ帯
程度以上の高周波帯域で使用されるインダクタにおいて
も、十分な効果をもつ。
は、薄膜配線の厚さによるものではなく、薄膜配線を多
層に形成したことにより得られものであり、表皮効果に
よる低減効果の低下を生じることがないので、ＧＨｚ帯
程度以上の高周波帯域で使用されるインダクタにおいて
も、十分な効果をもつ。
【００２５】また、本発明インダクタの構成は、実施例
として挙げたスパイラル型インダクに限らず、メアンダ
型インダクタ等についても有効に適用できる。
として挙げたスパイラル型インダクに限らず、メアンダ
型インダクタ等についても有効に適用できる。
【図１】本発明の半導体装置用インダクタの一実施例の
平面図及び断面図である。
平面図及び断面図である。
【図２】本発明の半導体装置用インダクタの別の実施例
の平面図及び断面図である。
の平面図及び断面図である。
【図３】従来のスパイラル型インダクタの平面図及び断
面図である。
面図である。
１ 第２層コイル部配線 ２ 第１層コイル部配線又は引出し配線 ３ ビアホール ４ 第２層絶縁膜 ５ 第１層絶縁膜 ６ ワイヤ
Claims (2)
- 【請求項１】 半導体基板上に、絶縁膜と該絶縁膜の上
に形成した薄膜配線とよりなる層を、多層に形成してな
る半導体装置用インダクタにおいて、前記各層に設ける
配線のコイル部は、該コイル部の一部分又は全域を同一
パターンとして各層の同位置に形成し、且つ前記により
同一パターンとした配線部分の両端部に、各層間を連結
するビアホールを設け、配線接続してなることを特徴と
する半導体装置用インダクタ。 - 【請求項２】 半導体基板上に、絶縁膜と該絶縁膜の上
に形成した薄膜配線とよりなる層を、多層に形成してな
る半導体装置用インダクタにおいて、前記各層に設ける
配線のコイル部は、該コイル部の一部分又は全域を同一
パターンとして各層の同位置に形成し、且つ前記により
同一パターンとした配線部分に沿い各層間を連結する溝
状のビアホールを設け、配線接続してなることを特徴と
する半導体装置用インダクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9267824A JPH1187619A (ja) | 1997-09-12 | 1997-09-12 | 半導体装置用インダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9267824A JPH1187619A (ja) | 1997-09-12 | 1997-09-12 | 半導体装置用インダクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187619A true JPH1187619A (ja) | 1999-03-30 |
Family
ID=17450128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9267824A Pending JPH1187619A (ja) | 1997-09-12 | 1997-09-12 | 半導体装置用インダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187619A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013520031A (ja) * | 2010-03-10 | 2013-05-30 | アルテラ コーポレイション | 直列接続のインダクターを有する集積回路 |
-
1997
- 1997-09-12 JP JP9267824A patent/JPH1187619A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013520031A (ja) * | 2010-03-10 | 2013-05-30 | アルテラ コーポレイション | 直列接続のインダクターを有する集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100279753B1 (ko) | 반도체 집적회로 제조공정을 이용한 인덕터 제조방법 | |
| JP2000277693A (ja) | 誘導要素を組み込んだ集積回路及びこのような集積回路を製造する方法 | |
| US5539227A (en) | Multi-layer wiring | |
| US6661325B2 (en) | Spiral inductor having parallel-branch structure | |
| JP2978471B2 (ja) | 低インダクタンス超電導集積回路とその製造方法 | |
| JP2982193B2 (ja) | 高周波コイルの製造方法 | |
| JP3109478B2 (ja) | 半導体装置 | |
| JPH0963847A (ja) | インダクタ素子及びその製造方法 | |
| JPH1187619A (ja) | 半導体装置用インダクタ | |
| TWI576869B (zh) | 被動元件結構及其製作方法 | |
| JPH10270248A (ja) | スパイラルインダクタ | |
| JP4324352B2 (ja) | 平面型トランスフォーマーおよびその製造方法 | |
| US4962287A (en) | Flexible printed wire board | |
| JP3177954B2 (ja) | 半導体装置およびその製造方法 | |
| US20020125575A1 (en) | Semiconductor device and method of producing the same | |
| JPH1187618A (ja) | 半導体装置用インダクタ及びその製造方法 | |
| JP2000357708A (ja) | ボンディングパッド構造とその製法 | |
| JP4644949B2 (ja) | 半導体装置及びそのスパイラルインダクタ製造方法 | |
| JPH09260587A (ja) | インダクタ | |
| JPH04171845A (ja) | 配線構造およびその製法 | |
| JPH04239106A (ja) | インダクタンス素子 | |
| JPH10125860A (ja) | 平面スパイラルインダクタおよびその製造方法 | |
| JP2022083877A (ja) | 配線回路基板 | |
| JPS63171411A (ja) | 薄膜磁気ヘツド | |
| JPS61188946A (ja) | 多層配線半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050104 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050510 |