JPH1178137A - エンコーダ装置 - Google Patents

エンコーダ装置

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JPH1178137A
JPH1178137A JP26491097A JP26491097A JPH1178137A JP H1178137 A JPH1178137 A JP H1178137A JP 26491097 A JP26491097 A JP 26491097A JP 26491097 A JP26491097 A JP 26491097A JP H1178137 A JPH1178137 A JP H1178137A
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data
encoder
acceleration
calculation
fifo
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JP26491097A
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Naoki Oyama
直樹 大山
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Abstract

(57)【要約】 【目的】 データの受け渡しを1ワードでなく、多数ワ
ードとすることによりエンコードデータの処理時間を平
均化させ全体的な処理時間を向上させることができるエ
ンコード装置を提供する。 【構成】 データの受け渡しに多数ワード分のメモリ容
量を持つFIFOを左右のエッジ計算回路とエンコーダ
回路との間に用いる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、エンコーダ装置に関
し、特に、ページプリンタにおいてランレングスのデー
タをエンコードするエンコーダ装置に関する。
【0002】
【従来の技術】従来、RLE(ランレングスのエンコー
ダ)では前段計算回路と後段のエンコード回路、パッキ
ング回路のブロック間のデータ引き渡しを1ワードデー
タのみで行っていた。前段回路は左右両エッジ、各描画
位置をメモリ上にソフトウェアで配置して、それをDM
Aで回路内に読み込み、描画位置から加速度データを計
算している。後段回路はその前段回路で計算された左右
両エッジのデータを可変長データにエンコード(符号
化)し、かつ可変長データを順々に32ビットレジスタ
にパッキングしていく。32ビットすべてにデータが詰
まったときに、結果を再度DMAで書き込みしていた。
従って、同一ブロックでありながら、互いのDMA待ち
が発生していた。
【0003】前段回路はDMA待ち及び後段回路のエン
プティ待ちがない7clockで処理をする。後段回路
はDMA待ち及び前段回路のデータ待ちがない場合は可
変長データの処理によりクロック数が異なり、下記のよ
うになる。 (1)左右の加速度が少なく両エッジ同時にエンコード
してレジスタフルにならない場合、 4clock (2)上記と同じ両エッジ同時にエンコードしてかつレ
ジスタフルになる場合、 7clock (3)どちらかあるいは両エッジともに加速度が少なく
なく、両エッジ別々にエンコードしてレジスタフルにな
らない場合、 6clock (4)どちらかあるいは両エッジともに加速度が少なく
なく、どちらかのエッジをエンコードしたときにレジス
タフルになる場合、 9clock (5)両エッジともに加速度が多く、各エッジのエンコ
ード中にレジスタフルが発生する場合 12clock
【0004】このようにエンコードデータの内容によっ
て処理時間が異なるため、前段、後段どちらかの待ちが
発生する。このため、従来例の回路では、他の(RLE
以外の)DMAソースがない場合は、前段ブロックの計
算処理を待つ場合、上記5パターンの処理クロックは下
記の通りになる。なお、前段ブロックが7clockな
のでそれ以下になることはない。 (1)の場合 7clock (2)の場合 8clock (3)の場合 7clock (4)1回目のエッジでレジスタフルになった場合 11clock 2回目のエッジでレジスタフルになった場合 9clock (5)の場合 14clock これ以外に他のDMAソースが発生した場合さらに待つ
ことになる。
【0005】
【発明が解決しようとする課題】このようにエンコード
値が少ない場合、待ちが少なくなるが、さまざまなエン
コード値が発生した場合はその処理時間もまちまちにな
り互いの処理を待つことになる。
【0006】したがって、本発明ではそのデータの受け
渡しを1ワードでなく、多数ワードとすることによりエ
ンコードデータの処理時間を平均化させ全体的な処理時
間をあげることを目的とする。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、データの受け渡しに多数ワード分のメモリ容量を持
つFIFOを左右のエッジ計算回路とエンコーダ回路と
の間に用いる。
【0008】
【作用】かかる構成において、可変長データを少ない構
成のバレルシフタで32bitのレジスタに格納できる
とともにその場合のみ高速処理が可能となる。
【0009】
【実施例】次に、本発明の実施例のエンコーダ装置を説
明する。なお、実施例を説明する前に、実施例を適用す
るに好適なレーザビームプリンタおよびインクジェット
プリンタの構成について図1〜図3を参照しながら説明
する。なお、実施例を適用するプリンタは、レーザビー
ムプリンタおよびインクジェットプリンタに限られるも
のではなく、他のプリント方式のプリンタでも良い。
【0010】図1は、本発明を適用可能な第1の出力装
置の構成を示す断面図であり、例えばレーザビームプリ
ンタ(LBP)の場合を示す。図1において、1500
はLBP本体であり、外部に接続されているホストコン
ピュータから供給される印刷情報(文字コード等)やフ
ォーム情報あるいはマクロ命令等を入力して記憶すると
ともに、それらの情報に従って対応する文字パターンや
フォームパターン等を作成し、記録媒体である記録紙等
に像を形成する。1501は操作のためのスイッチおよ
びLED表示器等が配されている操作パネル、1000
はLBP本体1500全体の制御およびホストコンピュ
ータから供給される文字情報等を解析するプリンタ制御
ユニットである。
【0011】このプリンタ制御ユニット1000は、主
に文字情報を対応する文字パターンのビデオ信号に変換
してレーザドライバ1502に出力する。レーザドライ
バ1502は半導体レーザ1503を駆動するための回
路であり、入力されたビデオ信号に応じて半導体レーザ
1503から発射されるレーザ光1504をオン・オフ
切り換えする。レーザ光1504は回転多面鏡1505
で左右方向に振られて静電ドラム1506上を走査露光
する。これにより、静電ドラム1506上には文字パタ
ーンの静電潜像が形成されることになる。
【0012】この潜像は、静電ドラム1506の周囲に
配設された現像ユニット1507により現像された後、
記録紙に転写される。この記録紙にはカットシートを用
い、カットシート記録紙はLBP1500に装着した用
紙カセット1508に収納され、給紙ローラ1509お
よび搬送ローラ1510と搬送ローラ1511とによ
り、装置内に取り込まれて、静電ドラム1506に供給
される。また、LBP本体1500には、図示しないカ
ードスロットを少なくとも1個以上備え、内蔵フォント
に加えてオプションフォントカード、言語系の異なる制
御カード(エミュレーションカード)を接続できるよう
に構成されている。
【0013】図2は、本発明を適用可能な第2の出力装
置の構成を示す外観図であり、例えばインクジェット記
録装置(IJRA)の場合を示す。図2において、駆動
モータ5013の正逆回転に連動して駆動力伝達ギア5
011、5009を介して回転するリードスクリュー5
005の螺旋溝5004に対して係合するキャリッジH
Cはピン(図示しない)を有し、矢印a、bの方向に往
復移動される。このキャリッジHCには、インクジェッ
トカートリッジIJCが搭載されている。50002は
紙押え板であり、キャリッジ移動方向にわたって紙をプ
ラテン5000に対して押圧する。5007、5008
はフォトカプラで、キャリッジのレバー5006のこの
域での存在を確認して、モータ5013の回転方向切り
換え等を行うためのホームポジション検知手段として機
能する。5016は記録ヘッドの全面をキャップするキ
ャップ部材5022を支持する部材、5015はキャッ
プ内を吸引する吸引手段でキャップ内開口5023を介
して記録ヘッドの吸引回復を行う。
【0014】5017はクリーニングブレードで、部材
5019により前後方向に移動可能となる。5018は
本体支持板で、上記5017、5019を支持する。5
021は、吸引回復の吸引を開始するためのレバーで、
キャリッジと係合するカム5020の移動に伴って移動
し、駆動モータからの駆動力がクラッチ切り換え等の公
知の伝達手段で移動制御される。
【0015】これらのキャツピング、クリーニング、吸
引回復は、キャリッジがホームポジション側領域にきた
ときにリードスクリュー5005の作用によってそれら
の対応位置で所望の処理が行えるように構成されている
が、周知のタイミングで所望動作を行うように構成され
ていればよい。
【0016】図3は、図2に示した第2の出力装置の制
御構成を説明するブロック図である。図3において、1
700は記録信号を入力するインターフェース、170
1はMPU、1702はMPU1701が実行する制御
プログラムやホスト印刷情報等を格納するROM、17
03はDRAMで各種データ(記録信号やヘッドに供給
される記録データ等)を保存しておく。1704は記録
ヘッド1708に対する出力データの供給制御を行うゲ
ートアレイで、インターフェース1700、MPU17
01、DRAM1703間のデータの転送制御も行う。
【0017】1710は記録ヘッド1708を搬送する
ためのキャリアモータ、1709は記録用紙搬送のため
の搬送モータ、1705は記録ヘッドを駆動するヘッド
ドライバ、1706は搬送モータ1709を駆動するモ
ータドライバ、1707はキャリアモータ1710を駆
動するモータドライバである。
【0018】このように構成された記録装置において、
インターフェース1700を介して後述するホストコン
ピュータ3000より入力情報が入力されると、ゲート
アレイ1704とMPU1701との間で入力情報がプ
リント用の出力情報に変換される。そして、モータドラ
イバ1706、1707が駆動されるとともに、ヘッド
ドライバ1705に送られた出力情報に従って記録ヘッ
ドが駆動され印字が実行される。
【0019】なお、MPU1701はインターフェース
1700を介して後述するホストコンピュータ100と
の通信処理が可能となっており、DRAM1703に関
するメモリ情報および資源データ等やROM1702内
のホスト印刷情報を後述するホストコンピュータ300
0に通知可能に構成されている。
【0020】図4は、本発明の実施例を示すプリンタ制
御システムの構成を説明するブロック図である。ここで
は、レーザビームプリンタ(図1)を例にして説明す
る。なお、本発明の機能が実行されるのであれば、単体
の機器であっても、複数の機器からなるシステムであっ
ても、LAN等のネットワークを介して処理が行われる
システムであっても本発明を適用できる。
【0021】図4において、3000はホストコンピュ
ータで、ROM3のプログラム用ROMに記憶された文
書処理プログラム等に基づいて図形、イメージ、文字、
表(表計算等を含む)等が混在した文書処理を実行する
CPU1を備え、システムバス4に接続される各デバイ
スをCPU1が総括的に制御する。
【0022】また、このROM3のプログラム用ROM
には、CPU1の制御プログラム等を記憶し、ROM3
のフォント用ROMには上記文書処理の際に使用するフ
ォントデータ等を記憶し、ROM3のデータ用ROMは
上記文書処理等を行う際に使用する各種プログラムを記
憶する。2はRAMで、CPU1の主メモリ、ワークエ
リア等として機能する。5はキーボードコントローラ
(KBC)で、キーボード9や不図示のポインティング
デバイスからのキー入力を制御する。6はCRTコント
ローラ(CRTC)で、CRTディスプレイ(CRT)
10の表示を制御する。7はディスクコントローラ(D
KC)で、ブートプログラム、種々のアプリケーショ
ン、フォントデータ、ユーザファイル、編集ファイル等
を記憶するハードディスク(HD)、フロッピーディス
ク(FD)等の外部メモリ11とのアクセスを制御す
る。8はプリンタコントローラ(PRTC)で、所定の
双方向性インターフェース(インターフェース)21を
介してプリンタ1500に接続されて、プリンタ150
0との通信制御処理を実行する。なお、CPU1は、例
えばRAM2上に設定された表示情報RAMへのアウト
ラインフォントの展開(ラスタライズ)処理を実行し、
CRT10上でのWYSIWYGを可能としている。ま
た、CPU1は、CRT10上の不図示のマウスカーソ
ル等で指示されたコマンドに基づいて登録された種々の
ウインドウを開き、種々のデータ処理を実行する。
【0023】プリンタ1500において、12はプリン
タCPUで、ROM13のプログラム用ROMに記憶さ
れた制御プログラム等或いは外部メモリ14に記憶され
た制御プログラム等に基づいてシステムバス15に接続
される各種のデバイスとのアクセスを総括的に制御し、
印刷部インターフェース16を介して接続される印刷部
(プクンタエンジン)17に出力情報としての画像信号
を出力する。
【0024】また、このROM13のプログラムROM
には、図5、6のフローチャートで示されるようなCP
U12の制御プログラム等を記憶する。ROM13のフ
ォント用ROMには上記出力情報を生成する際に使用す
るフォントデータを記憶し、ROM13のデータ用RO
Mにはハードディスク等の外部メモリ14が無いプリン
タの場合には、ホストコンピュータ上で利用される情報
等を記憶している。CPU12は入力部18を介してホ
ストコンピュータとの通信処理が可能となっており、プ
リンタ内の情報等をホストコンピュータ3000に通知
可能に構成されている。19はCPU12の主メモリ、
ワークエリア等として機能するRAMで、図示しない増
設ポートに接続されるオプションRAMによりメモリ容
量を拡張することができるように構成されている。な
お、RAM19は、出力情報展開領域、環境データ格納
領域、NVRAM等に用いられる。
【0025】前述したハードディスク(HD)、ICカ
ード等の外部メモリ14は、ディクコントローラ(DK
C)20によりアクセスを制御される。外部メモリ14
は、オプションとして接続され、フォントデータ、エミ
ュレーションプログラム、フォームデータ等を記憶す
る。また、18は前述した操作パネルで操作のためのス
イッチおよびLED表示器等が配されている。
【0026】また、前述した外部メモリは1個に限ら
ず、少なくとも1個以上備え、内蔵フォントに加えてオ
プションフォントカード、言語系の異なるプリンタ制御
言語を解釈するプログラムを格納した外部メモリを複数
接続できるように構成されていても良い。さらに、図示
しないNVRAMを有し、操作パネル1501からのプ
リンタモード設定情報を記憶するようにしても良い。
【0027】このように構成されたプリンタ制御システ
ムにおいて、どのようにエンコード処理を行うかを図5
に示すブロック図を参照して説明する。101は左エッ
ジデータから加速度を計算するエッジ計算回路、102
は右エッジデータから加速度を計算するエッジ計算回
路、107は計算回路101、102を制御する計算用
シーケンサ、1044は計算エッジ回路101、102
から算出されたデータをエンコードするエンコーダ(エ
ンコード回路)、105はエンコードされた可変長デー
タを32bitのレジスタ106につめるバレルシフ
タ、108はエンコーダ104、バレルシフタ105、
レジスタ106を制御するエンコード用シーケンサであ
る。そして、103は前段のエッジ計算回路101、1
02で得られた加速度データをエンコード回路104に
渡す多数ワード分のメモリ容量を持ち、バッファメモリ
として機能するFIFOである。
【0028】DMAでメモリからMDIバスを通じて3
2bitのデータをエッジ計算回路101、102は受
け取る。データ中の上位2バイトは右エッジであり、下
位2バイトは左エッジである。なお、この右エッジと左
エッジはソフトウェアでメモリ上に予め配置するもので
ある。ここで、MDIのデータからの各ライン単位の座
標データからその初期点からの変化(速度)とその傾き
(加速度)を左右データ同時に計算する。その計算方法
は前回の(即ち、1つ前に取り入れた)左エッジをXR
n−1、今回の(今回取り入れた)左エッジをXRnと
し、速度をDXRnとすると、速度DXRnは今回の左
エッジから前回の左エッジを差し引いたものであり、加
速度をADVRnは、同様に、今回の速度から前回の速
度を差し引いくことによって求められる。以下に、その
計算式を記載する。 DXRn=XRn − XRn−1 ADVRn=DXRn − DXRn−1
【0029】なお、ここでは左エッジに関して記載した
が、右エッジも同様の計算が成り立つ。ここで、計算さ
れた左右16bitの加速度を再度32bitデータに
してFIFOに詰め込む。
【0030】次に、計算用シーケンサ107とエンコー
ド用シーケンサ108について説明をする。最初に計算
用シーケンサ107の動作フローを説明すると、計算シ
ーケンサは図6aに示すようなシーケンスで動作する。
最初のステップS11で、初期処理を行う。ステップS
12で、エッジデータを読み込み、ステップS13で、
速度計算(上記計算式に基づいて)を行い、ステップS
14で、上記した加速度(上記計算式に基づいて)を計
算する。
【0031】加速度を計算したところで、FIFOに書
き込むが、ステップS15でFIFOがFULL(満
杯)か否かを判断する。もしここでFIFOがFULL
の場合、書き込まずに、このルーチンでエンコード回路
がデータを処理するまで待つことになる。なお、FIF
OがFULLか否かは図5に示すFIFO3から計算用
シーケンサ7に入力されているFIFO FULL信号
の状態によって判断する。
【0032】次に、エンコード用シーケンサの動作のフ
ローを説明する。エンコード用シーケンサ108は図6
bに示すようなシーケンスで動作する。ステップS21
は1DOLである。ステップ22で、FIFOがEMP
TY(空)か否かを判断する。FIFOがEMPTYの
場合は、FIFOに加速度データが入ってくるまで待
つ。EMPTYフラグがOFFされたら、ステップS2
3で、計算回路で計算された加速度を読み込む。なお、
EMPTYフラグのOFFは、図5に示すFIFO3か
らエンコーダ用シーケンサ108に入力されているFI
FO Empty信号の状態によって判断する。次に、
ステップS24で、エンコード回路が加速度をエンコー
ドする。
【0033】次に、ステップS25で、レジスタ106
でのパッキングフル(パッキングが満杯)か否かが判断
される。なお、満杯は、この実施例では、エンコードさ
れたビット長と既にエンコードされてレジスタ106に
パッキングされたデータ長を加算して32bitを越え
る場合である。そして、パッキングフルと判断されたと
き、即ち、エンコードされたビット長と既にエンコード
されてレジスタ106にパッキングされたデータ長を加
算して32bitを越える場合は、ステップS26で、
その32ビット分をメモリに書き込む。なお、ステップ
S27で、32bitを越えた残りはパッキングする。
あるいは32bitを越えない場合はデータをここでパ
ッキングする。
【0034】ここで、この2つの回路は互いのシーケン
スを止めることがある。前段の計算の回路が後段のエン
コードより早く処理する傾向があった場合、FIFOは
FULLになる傾向がある。これはどちらかというと、
加速度の大きいデータが続く場合である。また、エンコ
ードする方が早い傾向の場合は、FIFO EMPTY
になる傾向にある。これは加速度の小さいデータが続く
場合である。
【0035】ステップS14の加速度の計算が終了すれ
ば、図6aと図6bの間の点線の矢印で示すように、ス
テップS22のFIFO EMPTYを解除することが
できる。また、ステップS23の加速度を読み込めば、
図6aと図6bの間の点線の矢印で示すように、FIF
O FULLを解除することができる。
【0036】従来例では、1ワード単位でこの互いのシ
ーケンスを制御していたが、本発明のように、FIFO
を使用して数ワードのデータ単位で互いを制御すると処
理の待ち時間が平均化され全体的な処理時間が短縮でき
る。
【0037】なお、図7にエンコードの方法を記載す
る。基本的には加速度が小さいもの程データが小さくな
るが、コードとデータで構成される。コードはそのエン
コードされる値の範囲を表す。また、データの先頭ビッ
トは+−を表す。このようにして例えば127という値
はコードを1100、でデータ111111とすると1
1001111111となる。なおこのエンコード方法
の詳細の方法は割愛する。
【0038】
【発明の効果】以上説明したように、本発明によれば、
ランレングスのエンコード処理のスピードの向上につな
がり、描画データの作成の時間が短縮される。
【図面の簡単な説明】
【図1】図1は、本発明を適用可能な第1の出力装置の
構成を示す断面図である。
【図2】図2は、本発明を適用可能な第2の出力装置の
構成を示す断面図である。
【図3】図3は、図2に示した第2の出力装置の構成を
示す外観図である。
【図4】図4は、本発明の実施例のプリンタ制御システ
ムの構成を説明するブロック図である。
【図5】図5は、本発明の実施例のプリンタ制御システ
ムのエンコード装置を説明する図である。
【図6】図6は、本発明の実施例の計算用シーケンサお
よびエンコード用シーケンサの動作のフローチャートで
あり、そのうち、図6aは、計算用シーケンサの動作の
フローチャートであり、図6bはエンコード用シーケン
サの動作のフローチャートである。
【符号の説明】
101 左エッジ計算回路 102 右エッジ計算回路 103 FIFO 104 エンコーダ 105 バレルシフタ 106 レジスタ 107 計算用シーケンサ 108 エンコード用シーケンサ 3000 ホストコンピュータ 1500 プリンタ 1000 プリンタ制御ユニット

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 前段の計算回路と、後段のエンコーダ、
    パッキング回路のブロック間でデータを引き渡す際、少
    なくとも2以上のワードメモリ容量を持つFIFOを介
    してデータの引き渡しを行うことを特徴とするエンコー
    ダ装置。
  2. 【請求項2】 ランレングスのデータをコードにエンコ
    ードするエンコーダ装置において、 ランレングスのデータをメモリから受け取り計算を行う
    計算回路と、 該計算回路の計算結果を格納する、少なくとも2以上の
    ワード分の容量を持つFIFOと、 該FIFOから計算結果を読み込みエンコードするエン
    コーダと、 該エンコーダでエンコードしたデータをメモリに格納す
    るために一時的に保持するレジスタと、 前記計算回路の動作を制御する計算用シーケンサと、 前記エンコーダ、前記レジスタの動作を制御するエンコ
    ーダ用シーケンサと、を有することを特徴とするエンコ
    ーダ装置。
  3. 【請求項3】 請求項2記載のエンコーダ装置におい
    て、前記計算回路はランレングスのデータの上位ビット
    を計算して加速度を算出する第1エッジ計算回路と、ラ
    ンレングスのデータの下位ビットを計算して加速度を算
    出する第2エッジ計算回路とから成り、前記FIFOは
    第1および第2エッジ計算回路で算出した加速度を格納
    することを特徴とするエンコーダ装置。
  4. 【請求項4】 請求項3記載のエンコーダ装置におい
    て、 前記計算用シーケンサは、 前記第1および第2エッジ計算回路に対してメモリから
    のエッジデータの読み取りを指示する読み取り指示手段
    と、 前記第1および第2エッジ計算回路に読み取ったエッジ
    データから加速度を計算する計算手段と、 前記計算手段による加速度の計算後、前記FIFOが満
    杯か否かを判断し、満杯でなくなるのを待って再びエッ
    ジデータの読み取りを再開する満杯判断兼再開手段と、
    を有し、 前記エンコーダ用シーケンサは、 前記FIFOが空か否かを判断し、空でなくなるのを待
    って前記FIFOから加速度を前記エンコーダに読み込
    む空判断兼読み込み手段と、 前記空判断兼読み込み手段で加速度を読み込んだ後、前
    記加速度を前記エンコーダでエンコードする加速度エン
    コード手段と、 該加速度エンコード手段で加速度をエンコードした後、
    前記レジスタがパッキングフルか否かを判断し、パッキ
    ングフルの場合パッキングデータをメモリに格納するパ
    ッキングフル判断兼格納手段と、を有することを特徴と
    するエンコーダ装置。
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