JPH1178137A - エンコーダ装置 - Google Patents

Abstract

(57)【要約】 【目的】 データの受け渡しを１ワードでなく、多数ワ
ードとすることによりエンコードデータの処理時間を平
均化させ全体的な処理時間を向上させることができるエ
ンコード装置を提供する。 【構成】 データの受け渡しに多数ワード分のメモリ容
量を持つＦＩＦＯを左右のエッジ計算回路とエンコーダ
回路との間に用いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、エンコーダ装置に関
し、特に、ページプリンタにおいてランレングスのデー
タをエンコードするエンコーダ装置に関する。

【０００２】

【従来の技術】従来、ＲＬＥ（ランレングスのエンコー
ダ）では前段計算回路と後段のエンコード回路、パッキ
ング回路のブロック間のデータ引き渡しを１ワードデー
タのみで行っていた。前段回路は左右両エッジ、各描画
位置をメモリ上にソフトウェアで配置して、それをＤＭ
Ａで回路内に読み込み、描画位置から加速度データを計
算している。後段回路はその前段回路で計算された左右
両エッジのデータを可変長データにエンコード（符号
化）し、かつ可変長データを順々に３２ビットレジスタ
にパッキングしていく。３２ビットすべてにデータが詰
まったときに、結果を再度ＤＭＡで書き込みしていた。
従って、同一ブロックでありながら、互いのＤＭＡ待ち
が発生していた。

【０００３】前段回路はＤＭＡ待ち及び後段回路のエン
プティ待ちがない７ｃｌｏｃｋで処理をする。後段回路
はＤＭＡ待ち及び前段回路のデータ待ちがない場合は可
変長データの処理によりクロック数が異なり、下記のよ
うになる。 （１）左右の加速度が少なく両エッジ同時にエンコード
してレジスタフルにならない場合、 ４ｃｌｏｃｋ （２）上記と同じ両エッジ同時にエンコードしてかつレ
ジスタフルになる場合、 ７ｃｌｏｃｋ （３）どちらかあるいは両エッジともに加速度が少なく
なく、両エッジ別々にエンコードしてレジスタフルにな
らない場合、 ６ｃｌｏｃｋ （４）どちらかあるいは両エッジともに加速度が少なく
なく、どちらかのエッジをエンコードしたときにレジス
タフルになる場合、 ９ｃｌｏｃｋ （５）両エッジともに加速度が多く、各エッジのエンコ
ード中にレジスタフルが発生する場合 １２ｃｌｏｃｋ

【０００４】このようにエンコードデータの内容によっ
て処理時間が異なるため、前段、後段どちらかの待ちが
発生する。このため、従来例の回路では、他の（ＲＬＥ
以外の）ＤＭＡソースがない場合は、前段ブロックの計
算処理を待つ場合、上記５パターンの処理クロックは下
記の通りになる。なお、前段ブロックが７ｃｌｏｃｋな
のでそれ以下になることはない。 （１）の場合 ７ｃｌｏｃｋ （２）の場合 ８ｃｌｏｃｋ （３）の場合 ７ｃｌｏｃｋ （４）１回目のエッジでレジスタフルになった場合 １１ｃｌｏｃｋ ２回目のエッジでレジスタフルになった場合 ９ｃｌｏｃｋ （５）の場合 １４ｃｌｏｃｋ これ以外に他のＤＭＡソースが発生した場合さらに待つ
ことになる。

【０００５】

【発明が解決しようとする課題】このようにエンコード
値が少ない場合、待ちが少なくなるが、さまざまなエン
コード値が発生した場合はその処理時間もまちまちにな
り互いの処理を待つことになる。

【０００６】したがって、本発明ではそのデータの受け
渡しを１ワードでなく、多数ワードとすることによりエ
ンコードデータの処理時間を平均化させ全体的な処理時
間をあげることを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、データの受け渡しに多数ワード分のメモリ容量を持
つＦＩＦＯを左右のエッジ計算回路とエンコーダ回路と
の間に用いる。

【０００８】

【作用】かかる構成において、可変長データを少ない構
成のバレルシフタで３２ｂｉｔのレジスタに格納できる
とともにその場合のみ高速処理が可能となる。

【０００９】

【実施例】次に、本発明の実施例のエンコーダ装置を説
明する。なお、実施例を説明する前に、実施例を適用す
るに好適なレーザビームプリンタおよびインクジェット
プリンタの構成について図１〜図３を参照しながら説明
する。なお、実施例を適用するプリンタは、レーザビー
ムプリンタおよびインクジェットプリンタに限られるも
のではなく、他のプリント方式のプリンタでも良い。

【００１０】図１は、本発明を適用可能な第１の出力装
置の構成を示す断面図であり、例えばレーザビームプリ
ンタ（ＬＢＰ）の場合を示す。図１において、１５００
はＬＢＰ本体であり、外部に接続されているホストコン
ピュータから供給される印刷情報（文字コード等）やフ
ォーム情報あるいはマクロ命令等を入力して記憶すると
ともに、それらの情報に従って対応する文字パターンや
フォームパターン等を作成し、記録媒体である記録紙等
に像を形成する。１５０１は操作のためのスイッチおよ
びＬＥＤ表示器等が配されている操作パネル、１０００
はＬＢＰ本体１５００全体の制御およびホストコンピュ
ータから供給される文字情報等を解析するプリンタ制御
ユニットである。

【００１１】このプリンタ制御ユニット１０００は、主
に文字情報を対応する文字パターンのビデオ信号に変換
してレーザドライバ１５０２に出力する。レーザドライ
バ１５０２は半導体レーザ１５０３を駆動するための回
路であり、入力されたビデオ信号に応じて半導体レーザ
１５０３から発射されるレーザ光１５０４をオン・オフ
切り換えする。レーザ光１５０４は回転多面鏡１５０５
で左右方向に振られて静電ドラム１５０６上を走査露光
する。これにより、静電ドラム１５０６上には文字パタ
ーンの静電潜像が形成されることになる。

【００１２】この潜像は、静電ドラム１５０６の周囲に
配設された現像ユニット１５０７により現像された後、
記録紙に転写される。この記録紙にはカットシートを用
い、カットシート記録紙はＬＢＰ１５００に装着した用
紙カセット１５０８に収納され、給紙ローラ１５０９お
よび搬送ローラ１５１０と搬送ローラ１５１１とによ
り、装置内に取り込まれて、静電ドラム１５０６に供給
される。また、ＬＢＰ本体１５００には、図示しないカ
ードスロットを少なくとも１個以上備え、内蔵フォント
に加えてオプションフォントカード、言語系の異なる制
御カード（エミュレーションカード）を接続できるよう
に構成されている。

【００１３】図２は、本発明を適用可能な第２の出力装
置の構成を示す外観図であり、例えばインクジェット記
録装置（ＩＪＲＡ）の場合を示す。図２において、駆動
モータ５０１３の正逆回転に連動して駆動力伝達ギア５
０１１、５００９を介して回転するリードスクリュー５
００５の螺旋溝５００４に対して係合するキャリッジＨ
Ｃはピン（図示しない）を有し、矢印ａ、ｂの方向に往
復移動される。このキャリッジＨＣには、インクジェッ
トカートリッジＩＪＣが搭載されている。５０００２は
紙押え板であり、キャリッジ移動方向にわたって紙をプ
ラテン５０００に対して押圧する。５００７、５００８
はフォトカプラで、キャリッジのレバー５００６のこの
域での存在を確認して、モータ５０１３の回転方向切り
換え等を行うためのホームポジション検知手段として機
能する。５０１６は記録ヘッドの全面をキャップするキ
ャップ部材５０２２を支持する部材、５０１５はキャッ
プ内を吸引する吸引手段でキャップ内開口５０２３を介
して記録ヘッドの吸引回復を行う。

【００１４】５０１７はクリーニングブレードで、部材
５０１９により前後方向に移動可能となる。５０１８は
本体支持板で、上記５０１７、５０１９を支持する。５
０２１は、吸引回復の吸引を開始するためのレバーで、
キャリッジと係合するカム５０２０の移動に伴って移動
し、駆動モータからの駆動力がクラッチ切り換え等の公
知の伝達手段で移動制御される。

【００１５】これらのキャツピング、クリーニング、吸
引回復は、キャリッジがホームポジション側領域にきた
ときにリードスクリュー５００５の作用によってそれら
の対応位置で所望の処理が行えるように構成されている
が、周知のタイミングで所望動作を行うように構成され
ていればよい。

【００１６】図３は、図２に示した第２の出力装置の制
御構成を説明するブロック図である。図３において、１
７００は記録信号を入力するインターフェース、１７０
１はＭＰＵ、１７０２はＭＰＵ１７０１が実行する制御
プログラムやホスト印刷情報等を格納するＲＯＭ、１７
０３はＤＲＡＭで各種データ（記録信号やヘッドに供給
される記録データ等）を保存しておく。１７０４は記録
ヘッド１７０８に対する出力データの供給制御を行うゲ
ートアレイで、インターフェース１７００、ＭＰＵ１７
０１、ＤＲＡＭ１７０３間のデータの転送制御も行う。

【００１７】１７１０は記録ヘッド１７０８を搬送する
ためのキャリアモータ、１７０９は記録用紙搬送のため
の搬送モータ、１７０５は記録ヘッドを駆動するヘッド
ドライバ、１７０６は搬送モータ１７０９を駆動するモ
ータドライバ、１７０７はキャリアモータ１７１０を駆
動するモータドライバである。

【００１８】このように構成された記録装置において、
インターフェース１７００を介して後述するホストコン
ピュータ３０００より入力情報が入力されると、ゲート
アレイ１７０４とＭＰＵ１７０１との間で入力情報がプ
リント用の出力情報に変換される。そして、モータドラ
イバ１７０６、１７０７が駆動されるとともに、ヘッド
ドライバ１７０５に送られた出力情報に従って記録ヘッ
ドが駆動され印字が実行される。

【００１９】なお、ＭＰＵ１７０１はインターフェース
１７００を介して後述するホストコンピュータ１００と
の通信処理が可能となっており、ＤＲＡＭ１７０３に関
するメモリ情報および資源データ等やＲＯＭ１７０２内
のホスト印刷情報を後述するホストコンピュータ３００
０に通知可能に構成されている。

【００２０】図４は、本発明の実施例を示すプリンタ制
御システムの構成を説明するブロック図である。ここで
は、レーザビームプリンタ（図１）を例にして説明す
る。なお、本発明の機能が実行されるのであれば、単体
の機器であっても、複数の機器からなるシステムであっ
ても、ＬＡＮ等のネットワークを介して処理が行われる
システムであっても本発明を適用できる。

【００２１】図４において、３０００はホストコンピュ
ータで、ＲＯＭ３のプログラム用ＲＯＭに記憶された文
書処理プログラム等に基づいて図形、イメージ、文字、
表（表計算等を含む）等が混在した文書処理を実行する
ＣＰＵ１を備え、システムバス４に接続される各デバイ
スをＣＰＵ１が総括的に制御する。

【００２２】また、このＲＯＭ３のプログラム用ＲＯＭ
には、ＣＰＵ１の制御プログラム等を記憶し、ＲＯＭ３
のフォント用ＲＯＭには上記文書処理の際に使用するフ
ォントデータ等を記憶し、ＲＯＭ３のデータ用ＲＯＭは
上記文書処理等を行う際に使用する各種プログラムを記
憶する。２はＲＡＭで、ＣＰＵ１の主メモリ、ワークエ
リア等として機能する。５はキーボードコントローラ
（ＫＢＣ）で、キーボード９や不図示のポインティング
デバイスからのキー入力を制御する。６はＣＲＴコント
ローラ（ＣＲＴＣ）で、ＣＲＴディスプレイ（ＣＲＴ）
１０の表示を制御する。７はディスクコントローラ（Ｄ
ＫＣ）で、ブートプログラム、種々のアプリケーショ
ン、フォントデータ、ユーザファイル、編集ファイル等
を記憶するハードディスク（ＨＤ）、フロッピーディス
ク（ＦＤ）等の外部メモリ１１とのアクセスを制御す
る。８はプリンタコントローラ（ＰＲＴＣ）で、所定の
双方向性インターフェース（インターフェース）２１を
介してプリンタ１５００に接続されて、プリンタ１５０
０との通信制御処理を実行する。なお、ＣＰＵ１は、例
えばＲＡＭ２上に設定された表示情報ＲＡＭへのアウト
ラインフォントの展開（ラスタライズ）処理を実行し、
ＣＲＴ１０上でのＷＹＳＩＷＹＧを可能としている。ま
た、ＣＰＵ１は、ＣＲＴ１０上の不図示のマウスカーソ
ル等で指示されたコマンドに基づいて登録された種々の
ウインドウを開き、種々のデータ処理を実行する。

【００２３】プリンタ１５００において、１２はプリン
タＣＰＵで、ＲＯＭ１３のプログラム用ＲＯＭに記憶さ
れた制御プログラム等或いは外部メモリ１４に記憶され
た制御プログラム等に基づいてシステムバス１５に接続
される各種のデバイスとのアクセスを総括的に制御し、
印刷部インターフェース１６を介して接続される印刷部
（プクンタエンジン）１７に出力情報としての画像信号
を出力する。

【００２４】また、このＲＯＭ１３のプログラムＲＯＭ
には、図５、６のフローチャートで示されるようなＣＰ
Ｕ１２の制御プログラム等を記憶する。ＲＯＭ１３のフ
ォント用ＲＯＭには上記出力情報を生成する際に使用す
るフォントデータを記憶し、ＲＯＭ１３のデータ用ＲＯ
Ｍにはハードディスク等の外部メモリ１４が無いプリン
タの場合には、ホストコンピュータ上で利用される情報
等を記憶している。ＣＰＵ１２は入力部１８を介してホ
ストコンピュータとの通信処理が可能となっており、プ
リンタ内の情報等をホストコンピュータ３０００に通知
可能に構成されている。１９はＣＰＵ１２の主メモリ、
ワークエリア等として機能するＲＡＭで、図示しない増
設ポートに接続されるオプションＲＡＭによりメモリ容
量を拡張することができるように構成されている。な
お、ＲＡＭ１９は、出力情報展開領域、環境データ格納
領域、ＮＶＲＡＭ等に用いられる。

【００２５】前述したハードディスク（ＨＤ）、ＩＣカ
ード等の外部メモリ１４は、ディクコントローラ（ＤＫ
Ｃ）２０によりアクセスを制御される。外部メモリ１４
は、オプションとして接続され、フォントデータ、エミ
ュレーションプログラム、フォームデータ等を記憶す
る。また、１８は前述した操作パネルで操作のためのス
イッチおよびＬＥＤ表示器等が配されている。

【００２６】また、前述した外部メモリは１個に限ら
ず、少なくとも１個以上備え、内蔵フォントに加えてオ
プションフォントカード、言語系の異なるプリンタ制御
言語を解釈するプログラムを格納した外部メモリを複数
接続できるように構成されていても良い。さらに、図示
しないＮＶＲＡＭを有し、操作パネル１５０１からのプ
リンタモード設定情報を記憶するようにしても良い。

【００２７】このように構成されたプリンタ制御システ
ムにおいて、どのようにエンコード処理を行うかを図５
に示すブロック図を参照して説明する。１０１は左エッ
ジデータから加速度を計算するエッジ計算回路、１０２
は右エッジデータから加速度を計算するエッジ計算回
路、１０７は計算回路１０１、１０２を制御する計算用
シーケンサ、１０４４は計算エッジ回路１０１、１０２
から算出されたデータをエンコードするエンコーダ（エ
ンコード回路）、１０５はエンコードされた可変長デー
タを３２ｂｉｔのレジスタ１０６につめるバレルシフ
タ、１０８はエンコーダ１０４、バレルシフタ１０５、
レジスタ１０６を制御するエンコード用シーケンサであ
る。そして、１０３は前段のエッジ計算回路１０１、１
０２で得られた加速度データをエンコード回路１０４に
渡す多数ワード分のメモリ容量を持ち、バッファメモリ
として機能するＦＩＦＯである。

【００２８】ＤＭＡでメモリからＭＤＩバスを通じて３
２ｂｉｔのデータをエッジ計算回路１０１、１０２は受
け取る。データ中の上位２バイトは右エッジであり、下
位２バイトは左エッジである。なお、この右エッジと左
エッジはソフトウェアでメモリ上に予め配置するもので
ある。ここで、ＭＤＩのデータからの各ライン単位の座
標データからその初期点からの変化（速度）とその傾き
（加速度）を左右データ同時に計算する。その計算方法
は前回の（即ち、１つ前に取り入れた）左エッジをＸＲ
ｎ−１、今回の（今回取り入れた）左エッジをＸＲｎと
し、速度をＤＸＲｎとすると、速度ＤＸＲｎは今回の左
エッジから前回の左エッジを差し引いたものであり、加
速度をＡＤＶＲｎは、同様に、今回の速度から前回の速
度を差し引いくことによって求められる。以下に、その
計算式を記載する。 ＤＸＲｎ＝ＸＲｎ − ＸＲｎ−１ ＡＤＶＲｎ＝ＤＸＲｎ − ＤＸＲｎ−１

【００２９】なお、ここでは左エッジに関して記載した
が、右エッジも同様の計算が成り立つ。ここで、計算さ
れた左右１６ｂｉｔの加速度を再度３２ｂｉｔデータに
してＦＩＦＯに詰め込む。

【００３０】次に、計算用シーケンサ１０７とエンコー
ド用シーケンサ１０８について説明をする。最初に計算
用シーケンサ１０７の動作フローを説明すると、計算シ
ーケンサは図６ａに示すようなシーケンスで動作する。
最初のステップＳ１１で、初期処理を行う。ステップＳ
１２で、エッジデータを読み込み、ステップＳ１３で、
速度計算（上記計算式に基づいて）を行い、ステップＳ
１４で、上記した加速度（上記計算式に基づいて）を計
算する。

【００３１】加速度を計算したところで、ＦＩＦＯに書
き込むが、ステップＳ１５でＦＩＦＯがＦＵＬＬ（満
杯）か否かを判断する。もしここでＦＩＦＯがＦＵＬＬ
の場合、書き込まずに、このルーチンでエンコード回路
がデータを処理するまで待つことになる。なお、ＦＩＦ
ＯがＦＵＬＬか否かは図５に示すＦＩＦＯ３から計算用
シーケンサ７に入力されているＦＩＦＯ ＦＵＬＬ信号
の状態によって判断する。

【００３２】次に、エンコード用シーケンサの動作のフ
ローを説明する。エンコード用シーケンサ１０８は図６
ｂに示すようなシーケンスで動作する。ステップＳ２１
は１ＤＯＬである。ステップ２２で、ＦＩＦＯがＥＭＰ
ＴＹ（空）か否かを判断する。ＦＩＦＯがＥＭＰＴＹの
場合は、ＦＩＦＯに加速度データが入ってくるまで待
つ。ＥＭＰＴＹフラグがＯＦＦされたら、ステップＳ２
３で、計算回路で計算された加速度を読み込む。なお、
ＥＭＰＴＹフラグのＯＦＦは、図５に示すＦＩＦＯ３か
らエンコーダ用シーケンサ１０８に入力されているＦＩ
ＦＯ Ｅｍｐｔｙ信号の状態によって判断する。次に、
ステップＳ２４で、エンコード回路が加速度をエンコー
ドする。

【００３３】次に、ステップＳ２５で、レジスタ１０６
でのパッキングフル（パッキングが満杯）か否かが判断
される。なお、満杯は、この実施例では、エンコードさ
れたビット長と既にエンコードされてレジスタ１０６に
パッキングされたデータ長を加算して３２ｂｉｔを越え
る場合である。そして、パッキングフルと判断されたと
き、即ち、エンコードされたビット長と既にエンコード
されてレジスタ１０６にパッキングされたデータ長を加
算して３２ｂｉｔを越える場合は、ステップＳ２６で、
その３２ビット分をメモリに書き込む。なお、ステップ
Ｓ２７で、３２ｂｉｔを越えた残りはパッキングする。
あるいは３２ｂｉｔを越えない場合はデータをここでパ
ッキングする。

【００３４】ここで、この２つの回路は互いのシーケン
スを止めることがある。前段の計算の回路が後段のエン
コードより早く処理する傾向があった場合、ＦＩＦＯは
ＦＵＬＬになる傾向がある。これはどちらかというと、
加速度の大きいデータが続く場合である。また、エンコ
ードする方が早い傾向の場合は、ＦＩＦＯ ＥＭＰＴＹ
になる傾向にある。これは加速度の小さいデータが続く
場合である。

【００３５】ステップＳ１４の加速度の計算が終了すれ
ば、図６ａと図６ｂの間の点線の矢印で示すように、ス
テップＳ２２のＦＩＦＯ ＥＭＰＴＹを解除することが
できる。また、ステップＳ２３の加速度を読み込めば、
図６ａと図６ｂの間の点線の矢印で示すように、ＦＩＦ
Ｏ ＦＵＬＬを解除することができる。

【００３６】従来例では、１ワード単位でこの互いのシ
ーケンスを制御していたが、本発明のように、ＦＩＦＯ
を使用して数ワードのデータ単位で互いを制御すると処
理の待ち時間が平均化され全体的な処理時間が短縮でき
る。

【００３７】なお、図７にエンコードの方法を記載す
る。基本的には加速度が小さいもの程データが小さくな
るが、コードとデータで構成される。コードはそのエン
コードされる値の範囲を表す。また、データの先頭ビッ
トは＋−を表す。このようにして例えば１２７という値
はコードを１１００、でデータ１１１１１１とすると１
１００１１１１１１１となる。なおこのエンコード方法
の詳細の方法は割愛する。

【００３８】

【発明の効果】以上説明したように、本発明によれば、
ランレングスのエンコード処理のスピードの向上につな
がり、描画データの作成の時間が短縮される。

【図面の簡単な説明】

【図１】図１は、本発明を適用可能な第１の出力装置の
構成を示す断面図である。

【図２】図２は、本発明を適用可能な第２の出力装置の
構成を示す断面図である。

【図３】図３は、図２に示した第２の出力装置の構成を
示す外観図である。

【図４】図４は、本発明の実施例のプリンタ制御システ
ムの構成を説明するブロック図である。

【図５】図５は、本発明の実施例のプリンタ制御システ
ムのエンコード装置を説明する図である。

【図６】図６は、本発明の実施例の計算用シーケンサお
よびエンコード用シーケンサの動作のフローチャートで
あり、そのうち、図６ａは、計算用シーケンサの動作の
フローチャートであり、図６ｂはエンコード用シーケン
サの動作のフローチャートである。

【符号の説明】

１０１ 左エッジ計算回路 １０２ 右エッジ計算回路 １０３ ＦＩＦＯ １０４ エンコーダ １０５ バレルシフタ １０６ レジスタ １０７ 計算用シーケンサ １０８ エンコード用シーケンサ ３０００ ホストコンピュータ １５００ プリンタ １０００ プリンタ制御ユニット

Claims (4)

【特許請求の範囲】
1. 【請求項１】 前段の計算回路と、後段のエンコーダ、
   パッキング回路のブロック間でデータを引き渡す際、少
   なくとも２以上のワードメモリ容量を持つＦＩＦＯを介
   してデータの引き渡しを行うことを特徴とするエンコー
   ダ装置。
2. 【請求項２】 ランレングスのデータをコードにエンコ
   ードするエンコーダ装置において、 ランレングスのデータをメモリから受け取り計算を行う
   計算回路と、 該計算回路の計算結果を格納する、少なくとも２以上の
   ワード分の容量を持つＦＩＦＯと、 該ＦＩＦＯから計算結果を読み込みエンコードするエン
   コーダと、 該エンコーダでエンコードしたデータをメモリに格納す
   るために一時的に保持するレジスタと、 前記計算回路の動作を制御する計算用シーケンサと、 前記エンコーダ、前記レジスタの動作を制御するエンコ
   ーダ用シーケンサと、を有することを特徴とするエンコ
   ーダ装置。
3. 【請求項３】 請求項２記載のエンコーダ装置におい
   て、前記計算回路はランレングスのデータの上位ビット
   を計算して加速度を算出する第１エッジ計算回路と、ラ
   ンレングスのデータの下位ビットを計算して加速度を算
   出する第２エッジ計算回路とから成り、前記ＦＩＦＯは
   第１および第２エッジ計算回路で算出した加速度を格納
   することを特徴とするエンコーダ装置。
4. 【請求項４】 請求項３記載のエンコーダ装置におい
   て、 前記計算用シーケンサは、 前記第１および第２エッジ計算回路に対してメモリから
   のエッジデータの読み取りを指示する読み取り指示手段
   と、 前記第１および第２エッジ計算回路に読み取ったエッジ
   データから加速度を計算する計算手段と、 前記計算手段による加速度の計算後、前記ＦＩＦＯが満
   杯か否かを判断し、満杯でなくなるのを待って再びエッ
   ジデータの読み取りを再開する満杯判断兼再開手段と、
   を有し、 前記エンコーダ用シーケンサは、 前記ＦＩＦＯが空か否かを判断し、空でなくなるのを待
   って前記ＦＩＦＯから加速度を前記エンコーダに読み込
   む空判断兼読み込み手段と、 前記空判断兼読み込み手段で加速度を読み込んだ後、前
   記加速度を前記エンコーダでエンコードする加速度エン
   コード手段と、 該加速度エンコード手段で加速度をエンコードした後、
   前記レジスタがパッキングフルか否かを判断し、パッキ
   ングフルの場合パッキングデータをメモリに格納するパ
   ッキングフル判断兼格納手段と、を有することを特徴と
   するエンコーダ装置。