JPH1174808A - 信号干渉を最小化するように配分された信号ピンを有する高周波信号処理チップ - Google Patents

信号干渉を最小化するように配分された信号ピンを有する高周波信号処理チップ

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JPH1174808A
JPH1174808A JP10171637A JP17163798A JPH1174808A JP H1174808 A JPH1174808 A JP H1174808A JP 10171637 A JP10171637 A JP 10171637A JP 17163798 A JP17163798 A JP 17163798A JP H1174808 A JPH1174808 A JP H1174808A
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signal
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Nadav Ben-Efraim
ナダフ・ベンーエフライム
Christopher Keate
クリストファー・キート
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  • Superheterodyne Receivers (AREA)

Abstract

(57)【要約】 【課題】 高周波信号源に起因する信号干渉を最小にす
るようにパッケージのピンは位置を最適化すること。 【解決手段】 ＤＢＳ受信機フロント・エンド（４０
０）は、チューナ・チップ（４０２）と復調器／デコー
ダ・チップ（４０４）とを含む。チューナ・チップは、
受信信号を受け取り、それを積信号に変換し、積信号を
ローパス・フィルタを用いてフィルタリングする。復調
器／デコーダ・チップは、クロック信号周波数をチュー
ナ・チップに提供して、所望の受信帯域幅を指示し、更
に、ベースバンド信号をデコードされた信号に変換す
る。チューナ・チップのためのパッケージの設計は、高
周波信号に関連するピンを、チップの反対側に配置する
（高周波信号源が２つの場合）か、又は、頂点が広く離
れた３角形型に形成する（高周波信号源が３つの場合）
ことによって、それらのピンを最大限に離間させる。後
者の場合には、少なくとも２つのピンは、パッケージの
コーナーに隣接させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル信号を受
信してデコードする装置に関する。更に詳しくは、本発
明は、セットトップ（set top）衛星受信機システムの
ためのフロント・エンドに関する。
【０００２】
【従来の技術】デジタル・ブロードキャスト衛星（ＤＢ
Ｓ）通信システムは、伝送線とルーティング・スイッチ
とから構成される既存のネットワークを必要とせずに、
情報の信頼できる長距離伝送を提供する。しかし、衛星
を製造して軌道に乗せるのに要する費用は文字通り天文
学的なものであるから、このシステムの経済的な実用性
は、ＤＢＳ受信機システムの広範囲な使用に大きく依存
する。結果的には、ＤＢＳ受信機システムの性能を最大
化しながら費用を抑制することが、現在発展中であるＤ
ＢＳ技術に対して、重要な役割を有する。
【０００３】図１には、動作中のＤＢＳシステム１００
の一部分が示されている。サービス・プロバイダ１０２
は、衛星１０４を用いて、信号をユーザ・ディッシュ１
０６にブロードキャストする。このようにして、ユーザ
・ディッシュ１０６は、Ｋｕバンド（１２ＧＨｚ）にお
ける搬送波上に変調されている、エンコードされたデジ
タル・データ・ストリームを受信する。ユーザ・ディッ
シュ１０６は、受信信号１０８をＤＢＳ受信機１１０に
提供するダウン・コンバータ（ロー・ノイズ・ブロック
（ＬＮＢ）とも称される）を有する。受信信号１０８
は、変調された信号搬送波の周波数をＫｕバンドからＬ
バンド（１−２ＧＨｚ）にシフトすることによって、得
られる。ＤＢＳ受信機１１０は、デジタル・データ・ス
トリームを復調しデコードするフロント・エンドと、デ
ジタル・データ・ストリームを処理し提供されるサービ
ス、例えば、デジタル・ケーブル・プログラミングを実
現するバック・エンドとを備えている。ＤＢＳ受信機１
１０は、日常的には、セットトップ・ボックスと称され
る。その理由は、図示されているように、ＤＢＳ受信機
１１０は、テレビ受像機１１２の上に置かれるのが通例
であるからである。
【０００４】
【発明が解決しようとする課題】ＤＢＳシステム１００
では、デジタル信号変調は、バイナリであるか、又は、
直角位相シフト・キーイング・タイプであるのが典型的
である。信号は、大気中を通過するために、様々な形態
の干渉を被る。従って、ＤＢＳ受信機のフロント・エン
ドが直面する最初の問題は、受信する信号は送信された
信号が変更されてしまったものであるということであ
る。衛星の伝送チャネルに課せられる電力の制限のため
に、信号の変更に起因するデジタル・データのエラーの
確率はかなり大きい。信号の信号電力対雑音電力比（Ｓ
ＮＲ）を最大にするために、等価（イコライゼーショ
ン）が用いられる。しかし、高いデータ速度での衛星通
信の信頼性を高めるためには、誤り訂正符号が必要とな
る。標準的である１９９４年１月の欧州放送連合（Euro
pean Broadcasting Union）による「衛星によるデジタ
ル・マルチプログラム・テレビジョンのためのベースラ
イン変調／チャネル・コーディング・システムの仕様」
が提案している誤り訂正コーディング方式は、連結型
（concatenated）のコーディング方式である。
【０００５】ＤＢＳ受信機のフロント・エンドが直面す
る第２の問題は、周波数ドリフトである。例えば、周波
数ドリフトの原因は、経済的なＬＮＢによって与えられ
る出力信号の搬送波周波数は、温度によって、プラスマ
イナス５ＭＨｚ程度ドリフトする可能性があることであ
る。
【０００６】図２には、ＤＢＳ受信機のフロント・エン
ド２００の１つの実現例が示されている。フロント・エ
ンド２００は、チューナ２０２と復調器／デコーダ２０
４とを有する。チューナ２０２は、受信した信号１０８
を、直角ベースバンド信号に変換する。復調器／デコー
ダ２０４は、直角ベースバンド信号をデジタル形式に変
換し、次に、デジタル・イコライゼーション及びデコー
ディングを実行して、出力データ・ストリーム２３８を
生じる。以下で論じるように、復調器／デコーダ２０４
は、また、フィードバック信号を、タイミング及びゲイ
ン制御のために、チューナ２０２に提供する。
【０００７】チューナ２０２は、周波数シンセサイザ２
１６（典型的には、電圧制御された発振器を含む）と、
アナログ増幅器２０６と、中間周波数バンドパス・フィ
ルタ２０８と、ゲイン制御増幅器２１０と、Ｉ／Ｑダウ
ンコンバータ２１２と、ローパス・フィルタ２１４と、
を含む。周波数シンセサイザ２１６は、外部のマイクロ
プロセッサ２３６によって、受信した信号に「同調して
いる」ように設定される。この同調した周波数シンセサ
イザは、信号に、固定された量だけ（典型的には、４８
０ＭＨｚ）所望の受信信号の周波数からオフセットされ
た周波数を与える。この固定された量は、乗算器２０６
が周波数シンセサイザからの信号と受信信号とを乗算す
るときに結果的に生じる積信号の周波数である。
【０００８】乗算器２０６は、受信信号１０８と周波数
シンセサイザ２１６からの出力信号とを乗算し、受信信
号１０８の周波数を、効果的に、中間周波数信号におけ
る中間的な周波数（典型的には、４８０ＭＨｚ）にシフ
トする。乗算器２０６の出力における積信号は、所望の
中間周波数信号と他の所望ではない副産物的（byproduc
t）な信号との和として表現できる。積信号は、中間周
波数バンドパス・フィルタ２０８に結合され、このフィ
ルタは、不所望の周波数成分を除去し（そして、そうす
る際に、不所望の副産物的信号を除去する）、中間周波
数信号だけを残す。
【０００９】バンドパス・フィルタ２０８からの出力
は、中間周波数信号の振幅を調整するゲイン制御増幅器
２１０に結合される。ゲイン制御増幅器２１０は、一定
の最大（constant-maximum）の振幅出力信号を提供する
ように設定されている適応ゲインを有している。調整メ
カニズムは、復調器／デコーダ２０４によって提供され
る負帰還信号に作用するループ・フィルタ２３４であ
る。ループ・フィルタ２３４の効果は、出力信号の最大
振幅がターゲット・レベルよりも小さくなるときにゲイ
ン制御増幅器２１０のゲインを増加させ、最大振幅がタ
ーゲット・レベルよりも大きくなるときにゲインを減少
させることである。
【００１０】ゲイン制御増幅器２１０の出力は、中間周
波数信号を直角ベースバンド信号に変換するＩ／Ｑダウ
ンコンバータ２１２に結合される。この変換は、固定周
波数発振器２１８からの出力を用いて、同様の態様で先
の周波数変換にも行われるが、ベースバンドでは、２つ
の信号が必要である。２つのベースバンド信号は、中間
周波数信号の同相（in-phase=I）及び直角位相（quadra
ture-phase=Q）成分を表している。ローパス・フィルタ
２１４が、ベースバンド・フィルタを用いて不所望の周
波数成分を除去した方法と同じ態様で、用いられる。こ
のようにして、チューナ２０２は、受信した信号（受信
信号）１０８を直角ベースバンド信号に変換する。
【００１１】受信器フロント・エンドによって解決され
るのが好ましい第３の問題は、チューナを構成するのに
必要になる部品の数である。典型的には、チューナは、
シンセサイザ要素と、発振器要素と、ループ・フィルタ
部分（ディスクリート素子であることが多い）と、ロー
パス・フィルタ要素と、ミキサ用の集積回路と、中間周
波数バンドパス・フィルタと、Ｉ／Ｑダウンコンバータ
と、ＲＦ（無線周波数）シールディングのための金属製
エンクロージャと、非常にクリーンな電力を提供する電
圧調整器（図示せず）と、を用いて構成されている。部
品数を削減すれば、コストの削減に有利であるし、信頼
性も向上できる。
【００１２】受信機フロント・エンドによって解決され
なければならない第４の問題は、ＲＦノイズに対するチ
ューナの感度である。ノイズ制御は、典型的には、電圧
調整器と金属製エンクロージャとによって提供される。
ＲＦノイズを更に減少させるこれ以外のノイズ制御機構
も、チューナの性能を効果的に向上させる。
【００１３】図２を参照すると、チューナ２０２の次に
は、復調器／デコーダ２０４が設けられている。復調器
／デコーダ２０４は、アナログ・デジタル・コンバータ
（ＡＤＣ）２２０と、デシメーション・ブロック２２２
と、整合フィルタ２２４と、デコード・ロジック２２６
と、タイミング、キャリア及びゲイン・エラー・ブロッ
ク２２２と、を含む。ＡＤＣ２２０は、直角ベースバン
ド信号を、電圧制御発振器（ＶＣＯ）２２８からの信号
によって決定されるサンプリング速度及びサンプリング
位相とにおいて、デジタル形式に変換する。デジタル・
ベースバンド信号は、デシメーション・ブロック２２２
によって（すなわち、サンプリング速度は、それぞれの
タイミング間隔から一定数のサンプルをドロップさせる
ことによって減少する）シンボル間隔当たり２サンプル
の割合で、デシメートされる。デシメーション・ブロッ
ク２２４は、ＡＤＣ２２０によるオーバ・サンプリング
を許容する。オーバ・サンプリング（over sampling）
とは、アナログ信号を、シンボル速度よりも高速でサン
プリングすることである。このオーバ・サンプリングに
よって、あるフィルタリング動作を、アナログ領域から
デジタル領域に移転させることができる。一般に、単純
なアナログ・フィルタだけが、実際的である。複雑なフ
ィルタリング動作については、デジタル・フィルタの方
が、実現及び調整がはるかに容易である。デジタル領域
においてオーバ・サンプリングを行い整合フィルタ動作
を実行することによって、実質的な実現の際の複雑さは
減少させることができる。更に、オーバ・サンプリング
を用いることにより、信号対雑音（ＳＮ）比を著しく損
なうことなく、アナログ・デジタル変換プロセスにおい
て用いられるアナログ・フィルタのトレランス（tolera
nce）を緩和させることができる。
【００１４】デシメーション・ブロック２２２の出力
は、整合フィルタ２２４を通過するが、この整合フィル
タ２２４は、デジタル・ベースバンド信号のＳＮ比を実
質的に最大化する。これを達成するためには、整合フィ
ルタ２２４のインパルス応答は、ある信号に対応する信
号の形状の時間反転として設計される。従って、インパ
ルス応答は、シンボル信号に「整合」される。一般的な
シンボル信号の１つとしては、平方根累乗されたコサイ
ン（square root raised cosine）がある。
【００１５】整合フィルタ２２４の出力に提供される信
号は、デコード・ロジック２２６によって処理され、誤
り訂正がなされ、送信されたデータ・ストリームが実質
的に回復される。この受信されたデータ・ストリーム
は、次に、出力信号２３８として提供される。このよう
にして、復調器／デコーダ２０４は、直角ベースバンド
信号をデジタル形式に変換し、次に、デジタル・イコラ
イゼーション及びデコーディングが実行され、出力デー
タ・ストリーム２３８が生じる。
【００１６】整合フィルタ２２４の出力において提供さ
れる信号は、タイミング、キャリア及びゲイン・エラー
・ブロック２３０によって処理されて、信号において存
在するエラー条件の評価を決定する。１つの評価はゲイ
ン・エラーに対するものであり、この評価は、上述した
ループ・フィルタ２３４に送られる。第２の評価は、サ
ンプリング位相エラーに対するものであって、この評価
は、ループ・フィルタ２３２に送られる。ループ・フィ
ルタ２３２は、ＡＤＣ２２０のサンプリング位相及び周
波数を調整するように動作する。第３の評価は、キャリ
ア周波数オフセット・エラーに対して形成される。この
評価は、外部のマイクロプロセッサ２３６によって周期
的にサンプリングされ、周波数シンセサイザ２１６の設
定を調節するのに用いられる。このようにして、復調器
／デコーダ２０４は、タイミング及びゲイン制御のため
に、フィードバック信号をチューナ２０２に提供する。
【００１７】図３は、ＤＢＳ受信機フロント・エンド３
００の第２の構成例を示している。フロント・エンド２
００に直接的な対応物が存在する構成要素は、同じ参照
番号が付されている。固定周波数発振器２１８は、中間
周波数（ＩＦ）ＶＣＯ３１８に代わっている。中間周波
数ＶＣＯ３１８は、信号を、その可変周波数がタイミン
グ及びゲイン・エラー・ブロック３３０によって提供さ
れるフィードバック信号に作用するループ・フィルタ３
１９によって調整されるＩ／Ｑダウンコンバータ２１２
に提供する。このアプローチによれば、限定された大き
さの周波数ドリフトを連続的にモニタし補償することが
可能になる。大きなドリフトは、依然として、マイクロ
プロセッサ２３６が介入することによって、補償されな
ければならない。これは、バンドパス・フィルタ２０８
は通過帯域のレンジの外にドリフトする信号に対して効
果を有するからである。
【００１８】ＤＢＳ受信機フロント・エンドの上述した
２つの実現例は、ＤＢＳ信号を受信データ・ストリーム
に変換する既に実現されている方法である。改良された
実現例が望まれている。特に、周波数ドリフトをトラッ
キングするために外部マイクロプロセッサの介入を必要
としない実現例であれば、コストを削減できるし、性能
を向上させることができる。また、受信信号を直接的に
ベースバンド表現に変換するチューナの実現例があれ
ば、更にコストの点で効率的である。しかし、ＤＢＳに
対する直接的な変換を可能にするには、Ｉ／Ｑ角度エラ
ーを訂正する新たな方法が必要であり、また、周波数ド
リフトをトラッキングする新たな方法も必要である。直
接変換システムでは中間周波数フィルタリングは選択で
きないから、ローパス・フィルタに対して、より厳密な
制御が行われなければならない。更に、コストの上昇が
ほとんど又は全くなしで、システム性能を向上させる技
術が、どのようなものであっても、望まれる。
【００１９】
【課題を解決するための手段】上で概略を述べた問題
は、大部分が、チューナ・チップと、復調器／デコーダ
・チップとを有する改良されたＤＢＳ受信機フロント・
エンド・アーキテクチャによって解消される。チューナ
・チップは、１又は複数の高周波受信信号を受け取り、
その中の１つを、共振高周波タンク回路を用いて発生さ
れる同調周波数信号を用いて、ベースバンド信号に変換
する。高周波信号による干渉のおそれは、高周波信号ピ
ンを、可能な限り相互に離間するように配分することに
よって、効果的に最小化される。
【００２０】一般的には、本発明は、チューナ・チップ
と復調器／デコーダ・チップとを含むＤＢＳ受信機フロ
ント・エンドに関する。チューナ・チップは、タンク回
路から発生される同調周波数信号を用いて、受信信号を
ベースバンド信号に変換する。チューナ・チップのため
のパッケージの設計は、高周波信号に関連するピンを、
チップの反対側に配置する（高周波信号源が２つの場
合）か、又は、頂点が広く離れた３角形型に形成する
（高周波信号源が３つの場合）ことによって、それらの
ピンを最大限に離間させる。後者の場合には、少なくと
も２つのピンは、パッケージのコーナーに隣接するよう
にする。２以上の高周波信号源の場合には、ピン位置の
決定は、次の式によって、うまく与えられる。
【００２１】
【数３】 ここで、Ｐiは、ピンの番号であり、Ｎは、パッケージ
の周辺部の回りのピンの総数であり、Ｍは高周波信号源
の総数であり、Ｃはオフセット数である。高周波信号源
が複数の関連するピンを要するときには、１つのピン
は、上の式によって見つけることができ、関連のピン
は、隣接するピンの上に配置される。
【００２２】フロント・エンド・アーキテクチャの有す
る特徴には、次のものが含まれる。すなわち、（１）フ
ロント・エンドは、チューナ・チップと復調器／デコー
ダ・チップとによって、非常に少数のディスクリート素
子のサポートによって実現されており、従って、実現の
コスト及び複雑性を減少させている。（２）チューナ・
チップは、直接型の変換を用いているので、電力消費が
抑制される。（３）同調周波数シンセサイザは、復調器
／デコーダ・チップ上のカウンタ・サブ回路と、チュー
ナ・チップ上の位相検出及び発振器サブ回路とに分けら
れており、従って、チューナとの干渉を最小に保ちなが
ら、部品数が削減されている。（４）位相検出器は外部
的に構成可能な電荷ポンプ・ゲインを有しているので、
一定の位相ロック・ループの動作が達成される。（５）
発振器サブ回路は周波数ダブラ（doubler）を用いてい
るので、複雑性を低く保ちながら、拡張された周波数合
成レンジが得られる。（６）チューナは、精度よく構成
可能なローパス・フィルタを有しているので、正確な隣
接チャネルの除去が提供される。（７）チューナと復調
器／デコーダとの間のインターフェース信号が縮小され
た振幅及び／又はスルー・レート（slew rate）で提供
され、チューナとのデジタル・ノイズ干渉が最小化され
ている。（８）復調器／デコーダがＩ／Ｑ振幅及び位相
エラーに対するイコライゼーションを提供するので、直
接変換システムの性能が向上する。（９）復調器／デコ
ーダが、周波数オフセット・エラーに対する直接的な訂
正を行うので、外部マイクロプロセッサからチューナへ
のバスが不要になる。（１０）チューナ・チップからの
ピンが、受信信号に対するピンとそれ以外の高周波信号
に対するピンとの間の離間を最大にするように設計され
ている。
【００２３】
【発明の実施の態様】本発明のこれ以外の目的及び効果
は、以下の詳細な説明を添付の図面を参照して読むこと
によって明らかになるはずである。
【００２４】本発明は、様々な修正が可能であるし別の
形式を有することもできるが、添付の図面においては、
その特定の実施例を、例示的な図解によって示してあ
る。しかし、添付の図面と詳細な説明とは、ここで開示
されている特定の形式に本発明を限定する意図は有して
いない。むしろ逆に、本発明は、冒頭の特許請求の範囲
によって定義される本発明の技術思想と技術的範囲との
中の修正、均等、代替をすべて含む。
【００２５】図４には、ＤＢＳ受信機フロント・エンド
４００のブロック図が示されている。ＤＢＳ受信機フロ
ント・エンド４００は、２つの受信信号１０８Ａ、１０
８Ｂを受け取るように結合されたチューナ・チップ４０
２を含む。チューナは、受信信号に作用して、その一方
をベースバンド信号に変換し、このベースバンド信号
は、復調器／デコーダ・チップ４０４によって処理さ
れ、信号からチャネル変調及び誤り訂正コーディングを
取り除く。一般的にいって、チューナ・チップは、信号
干渉を引き起こす可能性のある高周波信号群を受け取
り、発生する。信号干渉は、高周波信号ピンをパッケー
ジ上で実際に可能な限り離して配置することによって、
効果的に最小化できる。後で説明するように、任意の数
の高周波信号源のためのうまい配置は、数式を用いて決
定できる。信号源が少ないときには、パッケージのコー
ナーに隣接する位置にピンを配置することによって、広
く離間させることができる。
【００２６】先に説明したシステムと比較すると、多く
の構成上の差異と新たな特徴とが、ＤＢＳ受信機フロン
ト・エンド４００には存在している。これらには、
（１）フロント・エンドは、非常に少数の支持ディスク
リート素子を有する２つの集積回路（ＩＣ）として実現
され、（２）チューナは、直接型の変換を用いて実現さ
れ、（３）同調周波数シンセサイザは、カウンタ・サブ
回路と、位相検出及び発振器サブ回路とに分けられ、
（４）位相検出器は、外部的に構成可能な電荷ポンプ・
ゲインを有し、（５）発振器サブ回路は、周波数ダブラ
（doubler）を用いており、（６）チューナは、精度よ
く構成可能なローパス・フィルタを有し、（７）チュー
ナと復調器／デコーダとの間のインターフェース信号が
縮小された振幅及び／又はスルー・レートで提供され、
（８）復調器／デコーダが、Ｉ／Ｑ振幅及び位相エラー
に対するイコライゼーションを提供し、（９）復調器／
デコーダが、周波数オフセット・エラーに対する直接的
な訂正を行う。フロント・エンド（図６を参照）の更な
る特徴として、受信信号に対するピンとそれ以外の高周
波信号に対するピンとの間の離間が最大になっているこ
とがある。これらの特徴のそれぞれを、以下で個別的に
論じ、詳細について説明することにする。
【００２７】フロント・エンド４００の第１の特徴は、
部品数が少ないことである。フロント・エンド４００
は、チューナ・チップ４０２と、復調器／デコーダ・チ
ップ４０４と、タイミング水晶４０６と、ループ・フィ
ルタ４１０と、タンク回路４１２と、電力キャパシタ４
１４とを含む。電力キャパシタ４１４は、チューナ・チ
ップ４０２上の電圧調整器４１６に結合されている。チ
ューナ・チップ４０２は、ほとんどのチューナと同じよ
うに、ミキサと周波数合成回路とに対して、最良の位相
ノイズ性能を達成するために、非常にクリーンな電圧供
給を要求する。過去においては、これは、ディスクリー
トな調整器（レギュレータ）素子を用いて達成されてい
た。コストの削減と電圧供給の汚染の低下とが、調整器
をオンチップに配置することによって効果的に達成され
る。チューナと周波数合成回路とによって要求される電
力量を調整する際には、熱が発生する。熱を発生する回
路を伴うチップのための熱散逸は、費用がかかり、好適
な方法よりも複雑であるパッケージング技術の使用を必
要とする。しかし、次に論じるように、回路を再構成
し、インターフェース信号駆動電力を減少させることに
よって、電力の要求は、好適なパッケージング技術を用
いて熱散逸問題に対処できる程度まで、低下させること
ができる。
【００２８】フロント・エンド４００の第２の特徴は、
直接変換型のチューナ・アーキテクチャの実現である。
チューナ・チップ４０２は、増幅器４１８と、Ｉ／Ｑダ
ウンコンバータ４２０と、ローパス・フィルタ４２２
と、ゲイン制御増幅器４２４とを含む。増幅器４１８
は、受信信号１０８ａと受信信号１０８ｂとのどちらか
一方をバッファし増幅する。増幅器４１８は、入力選択
信号４１９を用いて、受信信号１０８ａ、１０８ｂのど
ちらをＩ／Ｑダウンコンバータ４２０に送るべきかを決
定する。Ｉ／Ｑダウンコンバータは、次に、送られた信
号を、同相（Ｉ）ベースバンド信号成分と直角（Ｑ）ベ
ースバンド信号成分とに直接に変換する。周波数シンセ
サイザ４２６によって提供された同調信号４２５は、受
信信号に「同調」される。同調信号４２５は、位相シフ
トネットワーク（ＰＳＮ）４２８によってフィルタリン
グされて、９０度の位相差を有する２つのバージョンの
同調信号が生じる。ミキサ４３０、４３２は、送られた
信号を、２つのバージョンの同調信号と合成し、送られ
た信号の変調周波数を、ベースバンド信号において実質
的にゼロに効果的にシフトさせる。ベースバンド信号
は、ミキサ４３０、４３２によってそれぞれ提供される
同相及び直角位相のベースバンド信号成分から構成され
ている。ベースバンド信号の成分は、所望の信号と不所
望の信号との和として表現することができる。ローパス
・フィルタ４２２は、不所望な信号を除去して、所望の
ベースバンド信号成分だけを残すようにする。ゲイン制
御増幅器４２４は、所望の信号成分の大きさを調節して
一定最大の振幅出力信号（すなわち、出力信号の最大の
振幅は、実質的に一定のレベルに維持される）を提供す
るのに用いられる適応ゲインを有する。出力信号は、復
調器／デコーダ・チップ４０４に、差動出力形式で送ら
れる。直接変換アーキテクチャとインターフェース信号
の振幅の減少との両方が、チューナ・チップ４０２の電
力要求の低下に寄与する。
【００２９】フロント・エンド４００の第３の特徴は、
周波数シンセサイザ４２６に関係する。図４に示されて
いるように、周波数シンセサイザ４２６は、チューナ・
チップ４０２と復調器／デコーダ・チップ４０４とに組
み入れられている２つのサブ回路に分けられ、従って、
部品を更に減少させる。カウンタ・サブ回路は、スワロ
ー（swallow）カウンタ４３４と、プログラム・カウン
タ４３６との２つのカウンタを含む。リセットされた後
で、両方のカウンタは、プリスケーラ（prescaler）４
３８からのクロック・パルスをカウントする。Ａのクロ
ック・パルスの後で、スワロー・カウンタ４３４は、プ
リスケーラ４３８のモードをトグルする。プログラム・
カウンタ４３６の出力は、Ｎ個の入力パルスに対して１
サイクルを完了するクロックであり、従って、約Ｎ／２
個のパルスの後で、プログラム・カウンタ４３６は、そ
の出力をトグルし、Ｎ個のパルスの後で、プログラム・
カウンタ４３６は、その出力をトグルし、それ自身をリ
セットして、スワロー・カウンタ４３４をリセットす
る。これらのプログラマブル・カウンタを復調器／デコ
ーダ上に配置することによって、周波数シンセサイザ４
２６のデジタル回路の過半数を、高速スイッチング・デ
ジタル回路に起因するような高周波干渉に敏感なチュー
ナ・チップ４０２から、効果的に分離できる。
【００３０】周波数シンセサイザ４２６の位相検出器及
び発振器サブ回路は、プリスケーラ４３８と、ジッタ削
減要素４４０と、基準分割器４４２と、タイミング水晶
４０６と、水晶発振器４０８と、ミキサ４４６と、電荷
ポンプ４４８と、ループ・フィルタ４１０と、タンク回
路４１２と、同調発振器４５０と、周波数ダブラ４５２
と、を含む。同調信号４２５は、次のようにして、同調
周波数に設定される。プリスケーラ４３８は、スワロー
・カウンタ４３４がカウントしている間に、同調信号４
２５の周波数を（Ｍ＋１）のファクタだけ削減し、スワ
ロー・カウンタ４３４が停止した後で、同調信号４２５
の周波数をＭのファクタだけ減少させる。ここで、Ｍ
は、所定の値である。減少された周波数信号は、次に、
スワロー・カウンタ４３４と、プログラム・カウンタ４
３６と、ジッタ削減要素４４０とに与えられる。スワロ
ー・カウンタ４３４は、いくつの余分なパルスが飲み込
まれる（スワローされる）べきかどうか、すなわち、フ
ァクタＭの代わりに、（Ｍ＋１）のファクタの何倍が用
いられるべきかどうかを決定するＡにプログラム可能で
ある。後に更に詳細に説明するが、これによって、同調
信号において高い周波数解像度が提供される。プログラ
ム・カウンタ４３６は、減少された周波数信号のいくつ
のサイクルがその出力であるフィードバック周波数信号
４３７の１サイクルに対応するのかを決定するＮにプロ
グラム可能である。Ｎ個の減少された周波数信号のサイ
クルは、Ａ・（Ｍ＋１）個の同調信号のサイクルと、
（Ｎ−Ａ）・Ｍ個の同調信号のサイクルとから形成され
るので、フィードバック周波数信号４３７のそれぞれの
サイクルは、Ｎ・Ｍ＋Ａ個の同調信号のサイクルに対応
する。これは、同調周波数を設定するのに用いられる乗
算器である。
【００３１】フィードバック周波数信号は、ジッタ削減
要素４４０を通過するが、ここで、変化（トランジショ
ン）は、プリスケーラ４３８によって提供される減少さ
れた周波数信号における変化に同期される。結果的な再
タイミングされた信号は、基準分割器４４２によって提
供される基準周波数信号と合成される。基準分割器４４
２は、水晶発振器４０８の出力の周波数を所定の数で除
算することによって、この信号を生じさせる。ミキシン
グ動作の結果は、電荷ポンプ４４８の一部であるアクテ
ィブ・ローパス・フィルタを通過するときには、基準周
波数信号と再タイミングされた信号との間の位相差を示
す。電荷ポンプ４４８は、訂正電圧をループ・フィルタ
４１０に与え、ループ・フィルタ４１０が、タンク回路
４１２におけるバラクタ（varactor）の間のノードに印
加される制御電圧を決定する。制御電圧は、バラクタの
実効容量を、従って、タンク回路４１２の共振周波数を
変動させる。タンク回路４１２の共振周波数が、同調発
振器４５０の出力の周波数を決定する。周波数ダブラ４
５２は、同調周波数信号に、ディセーブル・モードのと
きは同調発振器の出力の周波数を提供するが、しかし、
イネーブル・モードのときには、周波数ダブラ４５２
は、同調周波数信号に、同調周波数発振器４５０の出力
の周波数の２倍を提供する。
【００３２】電荷ポンプ４４８の訂正電圧は、同調発振
器４５０の出力の周波数を調節して、再タイミングされ
た信号と基準周波数信号との間の位相差を減少させるよ
うに作用する。周波数シンセサイザ４２６がステディ状
態にある（すなわち、ループが「ロック」されている）
ときには、再タイミング信号と基準周波数信号との間の
周波数及び位相差は、実質的にゼロであり、同調周波数
信号４２５は、ＦT＝（Ｎ・Ｍ＋Ａ）・ＦRの周波数を有
する。ここで、ＦRは基準周波数である。所望の同調周
波数は、このようにして、復調器／デコーダ・チップ上
のカウンタ４３４、４３６の設定によって決定される。
これにより、システム・マイクロプロセッサとノイズに
敏感なチューナ・チップとの間のバス接続が不要になる
が、その理由は、システム・マイクロプロセッサは、復
調器／デコーダ・チップと通信することによって、所望
の受信を特定するからである。
【００３３】位相ロックの取得を助けるために、電荷ポ
ンプ４４８は、一定の非ゼロの訂正電圧を位相ロックが
検出されるまで提供することによって、周波数掃引を生
じさせるように構成され得る。周波数シンセサイザの動
作に関する詳細に関しては、１９９１年３月に、富士通
マイクロエレクトロニクス社のフィールド・アプリケー
ション・エンジニアリング・デパートメントによって出
版された富士通のアプリケーション・ノートである"Fuj
itsu Prescaler and Phase-Locked Loops forVHF and U
HF Frequency Synthesis: A Tutorial with Selection
Guides"を参照されたい。この文献は、本出願において
援用する。
【００３４】フロント・エンド４００の第４の特徴は、
電荷ポンプに関する。電荷ポンプ４４８は、外部的に構
成可能なゲインを有するが、このゲインは、デジタル入
力４５４を用いて設定することができる。これらの入力
は、ゲインを４つの値の中の１つに設定するのに用いら
れる。これらの値は、周波数合成レンジ全体での一定の
位相ロック・ループの振る舞いを提供するように選択さ
れる。
【００３５】フロント・エンド４００の第５の特徴は、
周波数ダブラの使用に関する。直接変換型のＤＢＳ受信
機フロント・エンドでは、同調周波数は、９２５から２
１５０ＭＨｚのレンジをカバーしなければならない。同
調発振器をこの周波数レンジを提供するように設計する
のは、非常に困難である。周波数シンセサイザ・ループ
の安定性の限度内で同調発振器の電圧と周波数との関係
の非線形性を維持するためには、同調発振器のレンジ
を、単一の周波数オクターブに限定することが望まし
い。そして、このレンジは、ダブラを用いることを通じ
て、拡張することができる。同調発振器４５０は、５３
７．５ＭＨｚから１０７５ＭＨｚまでのオクターブにお
いて動作するように設計することができる。周波数ダブ
ラ４５２をイネーブルすると、このレンジは、１０７５
ＭＨｚから２１５０ＭＨｚまでのオクターブに変化す
る。周波数ダブラへのイネーブル信号は、このようにし
て、これらのオクターブの間の選択を可能にし、同調周
波数レンジを、５３７．５ＭＨｚから２１５０ＭＨｚに
拡張する。ダブラは、（ａ）拡張された同調レンジ（既
に説明した）と、（ｂ）タンク回路４１２と受信信号１
０８ａ、１０８ｂとの間のよりよい分離とを提供する
が、その理由は、タンク回路は、高周波オクターブにお
ける同調周波数の半分の周波数で動作するからである。
【００３６】フロント・エンド４００の第６の特徴は、
ローパス・フィルタ４２２の構成方法である。直接変換
型のチューナにおいては、中間周波数フィルタは、存在
しない。隣接のチャネルとノイズとを除去するフィルタ
リングのすべてが、ローパス・フィルタ４２２によっ
て、ベースバンド信号上で実行される。結果的に、これ
らのフィルタの性能は重要であり、遮断周波数の厳密な
制御が望まれる。復調器／デコーダ・チップ４０４は、
プログラマブル分割器４５８を含み、この分割器は、水
晶発振器４０８Ｂの出力を分割して、ローパス・フィル
タ４２２の所望の遮断周波数を示す周波数をクロック信
号に与える。チューナ・チップ４０２は、周波数・電圧
コンバータを含み、これは、図示されている実施例で
は、ミキサ４６２とローパス・フィルタ（図示せず）と
が後に続くジャイレータ・バンドパス・フィルタ（ＢＰ
Ｆ）４６０の形式をとっている。バンドパス・フィルタ
４６０は、クロック信号の位相をシフトさせ、位相シフ
トの量は、クロック信号の周波数によって決定される。
位相シフトされた信号と元のクロック信号とは、ミキサ
４６２によって合成され、結果として生じる信号は、ロ
ーパス・フィルタを通過した後では、位相シフトによっ
て決定される電圧、すなわち、クロック信号の周波数を
有する。電圧信号は、ローパス・フィルタ４２２の遮断
周波数を調節するのに用いられる。周波数信号を用いる
ことによって、ノイズに対する免疫が強化され、ローパ
ス・フィルタの遮断周波数がより正確に設定される。
【００３７】フロント・エンド４００の第７の特徴は、
チューナ・チップ４０２と復調器／デコーダ・チップ４
０４との間のインターフェース信号に関する。チューナ
・チップ上のデジタル・ノイズ干渉を減少させるため
に、スワロー・カウンタ４３４と、プログラム・カウン
タ４３６と、プリスケーラ４３８と、プログラマブル分
割器４５８との出力は、電圧レベルが低下しスルー・レ
ートを限定して、与えられる。デジタル信号の急峻で高
速の変化によって、広帯域の干渉ノイズを生じさせる。
これらの変化の振幅及び速度を減少させることによっ
て、干渉ノイズの強度と周波数レンジとが大幅に低下す
る。例えば、１００ｍＶのピーク・ピーク電圧レベルの
制限により、典型的な３Ｖのピーク・ピーク・デジタル
信号と比較して、干渉ノイズの強度は、著しく低下す
る。スルー・レートは、変化（トランジション）振幅を
減少させる（ピーク・ピーク電圧を低下させることによ
って）ことによって、及び／又は、変化（トランジショ
ン）時間を長くすることによって、減少する。変化時間
は、デジタル信号の最小のサイクル時間のかなりの部分
まで長くなり、干渉ノイズの帯域幅を著しく減少させる
ことができる。ゲイン制御増幅器４２４の出力は、復調
器／デコーダ４０４に、差動形式で提供され、高いＳＮ
Ｒを維持しながら、信号振幅を減少させる。
【００３８】フロント・エンド４００の第８の特徴は、
低コストの直接変換型アーキテクチャによって導入され
る可能性のあるＩ／Ｑ角度及び振幅エラーの訂正に関す
る。復調器／デコーダ・チップ４０４は、アナログ・デ
ジタル・コンバータ（ＡＤＣ）４６４と、オプショナル
な角度エラー・イコライザ４６６と、コンプレックス乗
算器４６８と、デシメーション・ブロック４７０と、補
間ブロック４７２と、整合フィルタ４７４と、出力制御
回路４７６と、デコード・ロジック２２６と、タイミン
グ及びキャリア・エラー・ブロック４７８と、ゲイン・
エラー・ブロック４８０とを含む。ＡＤＣ４６４は、ベ
ースバンド信号成分を、水晶発振器４０８Ｂからの信号
によって決定されるサンプリング速度及びサンプリング
位相で、デジタル形式に変換する。後に述べるように、
外部発振器は、ベースバンド信号成分をオーバ・サンプ
リングする（すなわち、最も高い周波数成分の２倍より
も大きな速度でサンプリングする）ように設定される。
【００３９】デジタル・ベースバンド信号成分は、オプ
ショナルなイコライザを通過することができる。オプシ
ョナルなイコライザ４６６は、Ｉ／Ｑ角度エラーとＩ／
Ｑ振幅不均衡とを訂正するように設計されている。理想
的には、Ｉ成分とＱ成分とは、相互に９０度だけ位相が
ずれた受信信号の一部をそれぞれ表す。チューナとそれ
以降の回路とが理想的とはいえない場合には、Ｉ成分と
Ｑ成分とは、もはや、相互に９０度だけ位相がずれてい
るわけではなく、従って、性能を低下させるのに充分な
程度の角度エラーを有する。更には、Ｉ／Ｑ成分のため
の２つの別個の信号経路の結果として、性能を低下させ
得る振幅の不均衡を生じさせる。この角度エラーと振幅
不均衡とは、一方の成分の振幅及び位相を他方に対して
調節する適応有限インパルス応答（ＦＩＲ）フィルタを
用いることによって訂正することができる。従って、角
度エラー・イコライザを追加することにより、直接ダウ
ン変換型のチューナの使用に起因して生じる性能低下の
問題を回避できる。
【００４０】フロント・エンド４００の第９の特徴は、
復調器／デコーダ・チップ４０４による周波数オフセッ
ト・エラーの訂正に関する。デジタル・ベースバンド信
号は、コンプレックス乗算器４６８を用いて、数値的に
制御された発振器（ＮＣＯ）４８２からの出力信号と乗
算される。ＮＣＯ４８２は、周波数オフセット・エラー
をキャンセルする信号を提供するように設定されてい
る。重要な効果が、信号がオーバ・サンプリングされる
間にオフセット・エラーをキャンセルすることによっ
て、得られる。周波数オフセット・エラーがその範囲に
亘ってトラッキングされ補償されるレンジは、Ｋ・ＦX
／２であり、ここで、Ｋは、シンボル当たりのサンプル
数であり、ＦXは、シンボル速度である。Ｋのレンジを
１６以上まで許容することにより、トラッキング・レン
ジは、ナイキスト・サンプリング（Ｋ＝１）と比較し
て、大幅に拡張される。ベースバンドへの直接のダウン
変換を実行するチューナはベースバンド信号においてか
なりの周波数オフセット・エラーを被るから、復調器／
デコーダにおいて拡張されたトラッキング・レンジを有
すると、よりコスト効率性がよい直接ダウン変換型のチ
ューナの使用が実現可能になる。復調器／デコーダによ
る周波数オフセット・エラーの直接的な訂正は、周波数
シンセサイザの外部マイクロプロセッサ制御によって導
入された遅延を除去することによって、システム性能を
強化することになる。
【００４１】コンプレックス乗算器４６８の出力におけ
るオフセット・エラーのキャンセルされた信号は、デジ
タル・ベースバンド信号をダウン・サンプリングに備え
てローパス・フィルタ処理するデシメーション・ブロッ
ク４７０を通過する。補間器４７２は、次に、サンプリ
ング速度をシンボル当たり２サンプルに低下させ、サン
プリング時間は、ループ・フィルタ４８４からのフィー
ドバックに従って調節される。ダウンサンプリングされ
た信号は、整合フィルタ４７４に結合されるが、この整
合フィルタは、デジタル・ベースバンド信号のＳＮ比を
実質的に最大にするように設計されている。これを達成
するためには、整合フィルタ４７４のインパルス応答
は、ある信号に対応する信号の形状の時間反転となるよ
うに設計されている。従って、インパルス応答は、シン
ボル信号に「整合」している。一般的なシンボル信号の
形状の１つに、平方根累乗されたコサインがある。
【００４２】デコード段の前に、信号のサンプリング速
度は、シンボル速度と等しくされる。これは、シンボル
当たりただ１つのサンプルを送る出力制御ブロック４７
６によって達成される。結果的に生じるサンプル・シー
ケンスは、デコード・ロジック２２６によって処理さ
れ、誤り訂正が行われ、送信されたデータ・ストリーム
が、実質的に回復される。この受信データ・ストリーム
は、次に、デコードされた出力信号２３８として提供さ
れる。
【００４３】整合フィルタ４７４の出力において提供さ
れる信号は、ゲイン・エラー・ブロック４８０によって
処理されて、イコライズ（等化）された信号における振
幅エラーの評価が決定される。振幅エラー評価は、ルー
プ・フィルタ４９０によって処理され、ループ・フィル
タ４９０は、ゲイン制御増幅器４２４のゲインを調節す
る。整合フィルタ４７４の出力は、タイミング及びキャ
リア・エラー・ブロック４７８によって処理され、イコ
ライズされた信号に存在するタイミング・エラー条件の
評価が決定される。１つの評価は、サンプリング位相エ
ラーに対するものであり、この評価は、ループ・フィル
タ４８４に送られる。ループ・フィルタ４８４は、補間
器４７２のサンプリング位相を調整するように動作す
る。別の評価は、同調信号の周波数オフセット・エラー
に対するものであり、ループ・フィルタ４８６とオンボ
ードのマイクロコントローラ４８８に与えられる。２つ
の周波数オフセット訂正モードを用いることができる。
高いシンボル速度では（すなわち、所望の受信帯域幅が
ローパス・フィルタの帯域幅とほぼ同じ大きさであると
きには）、周波数オフセットは、周波数シンセサイザ４
２６の設定を「バンプする」マイクロコントローラ４８
８によって制御される。この設定は、スワロー・カウン
タの値Ａを変更し、可能であれば、同じようにプログラ
ム・カウンタの値Ｎも変更することによって調節され
る。これらのシンボル速度では、タイミング・ループは
ロックされたまま維持され、性能は妥協されない。低い
シンボル速度では（すなわち、所望の受信帯域幅がロー
パス・フィルタの帯域幅よりも著しく小さいときに
は）、又は、周波数オフセット・エラーの値が小さいと
きには、受信信号は、ローパス・フィルタ内部でドリフ
トすることが許され、周波数オフセット・エラーの評価
は、ループ・フィルタ４８６によって処理されて、ＮＣ
Ｏ４８２の設定が調節され、ＮＣＯ４８２がオフセット
・エラーを補償する。
【００４４】次に図５を参照すると、周波数シンセサイ
ザ４２６を更に分割するための別のアーキテクチャが示
されている。ジッタ削減要素４４０と、基準分割器４４
２と、ミキサ４４６とを含む位相検出部は、カウンタ４
３４、４３６を備えている復調器／デコーダ・チップ５
０４の上に配置されている。電荷ポンプ４４８と、ルー
プ・フィルタ４１０と、タンク回路４１２と、同調発振
器４５０と、周波数ダブラ４５２とを含む発信部は、プ
リスケーラ４３８を備えたチューナ・チップ５０２の上
に維持されている。プリスケーラ４３８を除くと、すべ
てのデジタル回路は、このように、チューナ・チップ５
０２から取り除かれ、チューナ・チップ５０２とのデジ
タル・ノイズ干渉は、著しく削減される。ミキサ４４６
の出力との干渉によって、周波数シンセサイザの性能に
おいてトレードオフが存在することが予想される。しか
し、これは、ミキサ４４６の代わりにデジタル位相検出
器を用いることによって、対処し得る。デジタル・ノイ
ズ干渉を再び導入してしまうことを回避するには、デジ
タル位相検出器の出力は、限定された電圧レンジとスル
ー・レートとを要求することになろう。
【００４５】次に図６を参照すると、チューナ・チップ
４０２からの例示的なピンが示されている。チューナ・
チップ４０２は、正方形で、６４ピンの表面実装パッケ
ージとして製造されることが想定されており、ピン番号
６０１から６６４が示されている。しかし、パッケージ
ングのタイプは、任意のものを用いることができる。チ
ューナ・チップ４０２からのピンは、受信信号に対する
入力ピンがそれ以外の高周波入力又は出力信号のための
ピンから最大限離間していることによって、区別され
る。こうして、受信信号入力線への高周波カップリング
が著しく削減され、これによって、入力線へのＲＦの漏
れを防止するための専用カプラが不要になる。最大限の
離間幅は、基本的には、コーナーのピン（例えば、ピン
６６４）を受信信号入力ピンとして設計し、チップの反
対側のピンをタンク回路のピン（例えば、６３１、６３
２）として設計することによって、達成される。これら
のピンは、与えられている例と同様に、受信信号の入力
ピンから対角線方向に反対側のコーナーの近くに位置す
ることが好ましい。しかし、第２の受信信号の入力ピン
が存在するときには、２つの受信信号入力ピンは、ほと
んど２等辺３角形の２つの頂点を形成するように位置
し、第３の頂点は、隣接するタンク回路のピン（例え
ば、受信信号ピン６６４、６１７と、タンク回路ピン６
４０、６４１）である。これは、ＲＦカップリングを最
小にする最大の離間幅を提供する。この方針は、矩形の
ピンアウトを有するパッケージにも適用でき、その場合
には、結果的に得られる３角形は、実質的にはほとんど
２等辺となる。
【００４６】様々な理由により、コーナー・ピンが既に
割り当てられており、高周波信号用のピンをパッケージ
のコーナーに隣接するように割り当てるのが実際的では
ないこともあり得る。そのような場合には、高周波ピン
の割り当て配分を「うまく」行う１つの方法として、次
のものが与えられる。パッケージがＮ個のピンを有し、
ピンはパッケージの周縁部に沿ってシーケンシャルな態
様で番号が付され、Ｍ個の高周波信号源のためのピンが
配分される必要があると仮定すると、ピンの番号は、次
の式によって決定される。
【００４７】
【数４】Pi = round(iN/M)+C mod N, i = 1,....,M ここで、Ｃは、チップの周縁部の周囲のピン配分をシフ
トし任意の高周波信号干渉をよりよく最小化する、又
は、ピン割り当てを既に割り当てられているピンとより
よく適合させるように選択されるオフセット数である。
複数のピンが関連している信号源は、典型的には、相互
に隣接する関連ピンを有している。ここで、例えばピン
６０１及びピン６６４のような、最初のピンと最後のピ
ンとは隣接しているものと考える。これらの信号源に対
しては、ただ１つのピン番号が、上述の式から決定さ
れ、隣接するピン番号は、関連ピンの残りに対して選択
される。図６の６４ピンのパッケージ上の２つの信号源
に対しては、ピンは、対角線方向に対向している。３つ
の信号源の場合には、ピン６２１、６４３、６６４又は
これがシフトしたもの（例えば、６６０、６１７及びタ
ンク回路ピン６３９、６４０）は、高周波信号源入力の
「うまい」配分を与える。上述の式の受け入れ可能な変
形例は、round(iN/M)の項を、例えば、次に示すよう
な、上端（upper bound）又は下端（lower bound）項に
代えることを含む。
【００４８】
【数５】 ゲイン制御増幅器４２４のための調整メカニズムは、ゲ
イン・エラー・ブロック４８０が提供する負帰還信号に
作用するループ・フィルタ４９０である。ループ・フィ
ルタ４９０の効果は、出力信号の最大振幅が目標レベル
よりも低くなるときにはゲイン制御増幅器４２４のゲイ
ンを増加させ、最大振幅が目標レベルを超えるときには
ゲインを低下させることである。
【００４９】次に図７を参照すると、例示的なループ・
フィルタ７００のブロック図が、示されている。ループ
・フィルタ７００は、エラー信号７０２を帰還（フィー
ドバック）信号７０４に変換する。エラー信号７０２
は、スケール・ファクタμを乗算され（７０６）、積分
される（７０８）。エラー信号７０２はまた、第２のス
ケール・ファクタλを乗算され（７１０）、積分器７０
８の出力に加算され（７１２）て、帰還信号７０４が形
成される。フィードバック制御理論の詳細は、多くの標
準的な教科書に書かれている。
【００５０】まとめると、以上で、（１）フロント・エ
ンドを、非常に少数のディスクリート素子のサポートに
よって２つの集積回路として実現し、（２）受信された
信号をベースバンド表現に直接変換し、（３）同調周波
数シンセサイザを、ＣＭＯＳ集積回路上のデジタル・カ
ウンタと、バイポーラ集積回路上の発振器サブ回路とを
用いて実現し、（４）（バイポーラ）チューナ集積回路
上に、外部的に構成可能な電荷ポンプを提供し、（５）
発振器サブ回路において、周波数ダブラを用い、（６）
チューナ集積回路上に、精度よく構成可能であるローパ
ス・フィルタを提供し、（７）チューナと復調器／デコ
ーダとの間で、振幅とスルー・レートとが削減されたイ
ンターフェース信号を用い、（８）デジタル・イコライ
ザを用いて、Ｉ／Ｑ振幅及び位相エラーを訂正し、
（９）復調器／デコーダにおける周波数オフセット・エ
ラーをデジタル的にトラッキングして補償し（１０）受
信信号に対するピンと局所的な発振器タンク回路との間
の離間を最大にするような、ＤＢＳ受信機の実施例につ
いて説明した。これらの特性は、それぞれが、個別的
に、又は、組み合わされて、ＤＢＳ受信機フロント・エ
ンドの性能を向上させ、及び／又は、実現コストを減少
させるように作用する。
【００５１】当業者にとっては、以上の開示を完全に理
解すれば、多くの改変及び修正が明らかであろう。従っ
て、冒頭の特許請求の範囲は、これらの改変及び修正の
すべてを含むものとして解釈されることが意図されてい
る。
【図面の簡単な説明】
【図１】ＤＢＳ受信機を有するＤＢＳシステムの全体図
である。
【図２】外部プロセッサを用いて周波数オフセット・エ
ラーを補償するＤＢＳ受信機フロント・エンドの実施例
のブロック図である。
【図３】Ｉ／Ｑダウンコンバータの入力周波数を調節す
ることによって周波数オフセット・エラーを補償するこ
とができるＤＢＳ受信機フロント・エンドの実施例のブ
ロック図である。
【図４】本発明によるＤＢＳ受信機フロント・エンドの
実施例のブロック図である。
【図５】本発明による第２のＤＢＳ受信機フロント・エ
ンドの実施例のブロック図である。
【図６】チューナ・チップのピン・ダイアグラムであ
る。
【図７】タイミング・エラーを周波数又は位相エラーの
評価に変換するのに用いられるループ・フィルタのブロ
ック図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリストファー・キート アメリカ合衆国カリフォルニア州95051, サンタ・クララ，ボハノン・ドライブ 2316

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 タンク回路から発生される同調周波数信
    号を用いて受信信号をベースバンド信号に変換するチュ
    ーナ・チップを保持するパッケージであって、 第１の組のピンを有する第１の側であって、前記第１の
    組のピンは、第１のコーナーから第２のコーナーに向け
    てこの第１の側に沿って配列され、前記第１の組のピン
    は、前記受信信号を受け取る受信信号入力ピンを含む、
    第１の側と、 第２の組のピンを有する第２の側であって、前記第２の
    組のピンは、第３のコーナーから第４のコーナーに向け
    てこの第２の側に沿って配列され、前記第４のコーナー
    は、前記第２のコーナーの対角線方向の反対にあり、前
    記第２の組のピンは、前記受信信号とのタンク発振信号
    の干渉を最小にするように位置する１対のタンク回路ピ
    ンを含む、第２の側と、 を備えていることを特徴とするパッケージ。
  2. 【請求項２】 請求項１記載のパッケージにおいて、前
    記受信信号入力ピンは、前記第２のコーナーに隣接して
    いることを特徴とするパッケージ。
  3. 【請求項３】 請求項２記載のパッケージにおいて、前
    記１対のタンク回路ピンは、前記第４のコーナーに隣接
    していることを特徴とするパッケージ。
  4. 【請求項４】 請求項３記載のパッケージにおいて、前
    記第２の組のピンは、前記第３のコーナーに隣接する第
    ２の受信信号入力ピンを含むことを特徴とするパッケー
    ジ。
  5. 【請求項５】 請求項３記載のパッケージにおいて、前
    記第１の組のピンは、前記第１のコーナーに隣接する第
    ２の受信信号入力ピンを含むことを特徴とするパッケー
    ジ。
  6. 【請求項６】 請求項２記載のパッケージにおいて、前
    記第１の組のピンは、前記第１のコーナーに隣接する第
    ２の受信信号入力ピンを含むことを特徴とするパッケー
    ジ。
  7. 【請求項７】 請求項６記載のパッケージにおいて、前
    記１対のタンク回路ピンは、前記第３のコーナーと前記
    第４のコーナーとの実質的に中間点に位置することを特
    徴とするパッケージ。
  8. 【請求項８】 請求項１記載のパッケージにおいて、前
    記第３のコーナーは、前記第１のコーナーの対角線方向
    の反対にあることを特徴とするパッケージ。
  9. 【請求項９】 請求項１記載のパッケージにおいて、前
    記第３のコーナーは前記第１のコーナーと同じであり、
    前記受信信号入力ピンは前記第２のコーナーに隣接して
    おり、このパッケージは、更に、第３の組のピンを有す
    る第３の側を備え、前記第３の組のピンは、第４のコー
    ナーから第５のコーナーに向けてこの第３の側に沿って
    配列され、前記第５のコーナーは、前記第１のコーナー
    の対角線方向の反対にあり、前記第３の組のピンは、前
    記第５のコーナーに隣接する第２の受信信号入力ピンを
    含み、前記１対のタンク回路ピンは、前記第３のコーナ
    ーと前記第４のコーナーとの実質的に中間点に位置して
    いることを特徴とするパッケージ。
  10. 【請求項１０】 集積回路チップを保持するパッケージ
    であって、このパッケージは、付属したピンの組（セッ
    ト）を有する４つの側の周辺部を有し、前記側のそれぞ
    れは、その側に沿ったそれぞれのピンのサブセットを有
    し、前記ピンは、あるコーナーで開始してこのパッケー
    ジの前記４つの側に沿って反時計回りにシーケンシャル
    に進むピン番号の組によって識別され、前記ピンの組
    は、１又は複数の高周波信号ピンと、１対の高周波発振
    器ピンとを含み、前記高周波信号ピンと前記１対の高周
    波発振器ピンとは、このパッケージの前記周辺部の回り
    に均等に配分されていることを特徴とするパッケージ。
  11. 【請求項１１】 請求項１０記載のパッケージにおい
    て、前記高周波信号ピンと前記１対の発振器ピンの第１
    のピンとのピン番号Ｐiは、Ｎを前記ピンの組の中のピ
    ンの総数とし、Ｍを前記高周波信号ピンの総数とし、Ｃ
    をオフセット数とし、前記１対の発振器ピンの第２のピ
    ンが前記第１のピント隣接している場合に、 【数１】 によって決定されることを特徴とするパッケージ。
  12. 【請求項１２】 請求項１１記載のパッケージにおい
    て、最小のピン番号は１であり、Ｃは非負であることを
    特徴とするパッケージ。
  13. 【請求項１３】 パッケージ上の複数の高周波信号の間
    の信号干渉を減少させる方法であって、 １組のピンを、前記パッケージの周辺部に沿って、反時
    計回りの態様で番号を付けるステップと、 前記１組のピンの中のピンのグループを、前記複数の高
    周波信号ピンと指定し、前記複数の高周波信号ピンが、
    Ｎを前記１組のピンの中のピンの総数とし、Ｍを前記高
    周波信号ピンの総数とし、Ｃをオフセット数とする場合
    に、 【数２】 によって表される対応するピン番号Ｐiを有することを
    特徴とする方法。
  14. 【請求項１４】 請求項１３記載の方法において、前記
    信号干渉が所望のスレショルドよりも下になるまで、Ｃ
    を調節するステップを更に含むことを特徴とする方法。
  15. 【請求項１５】 請求項１３記載の方法において、前記
    複数の高周波信号ピンは、それぞれの対の高周波発振器
    ピンからの１つのピンを含み、それぞれの対の中の前記
    高周波発振器ピンは、隣接するピン番号を有するように
    指定されていることを特徴とする方法。
JP10171637A 1997-06-18 1998-06-18 信号干渉を最小化するように配分された信号ピンを有する高周波信号処理チップ Pending JPH1174808A (ja)

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